基于DSP/FPGA及以太網(wǎng)控制器的運動(dòng)控制器設計與研究

運動(dòng)控制技術(shù)是制造自動(dòng)化的關(guān)鍵基礎，其水平高低是衡量一個(gè)國家工業(yè)現代化的重要標志，研究和開(kāi)發(fā)具有開(kāi)放式結構的運動(dòng)控制器是當前運動(dòng)控制領(lǐng)域的一個(gè)重要發(fā)展方向。隨著(zhù)集成電路技術(shù)、微電子技術(shù)、計算機技術(shù)和網(wǎng)絡(luò )技術(shù)的不斷發(fā)展，運動(dòng)控制器已從以單片機和微處理器作為核心的運動(dòng)控制器和以專(zhuān)用芯片(ASIC)作為核心處理器的運動(dòng)控制器，發(fā)展到了基于PC機平臺的以數字信號處理器(DSP)和現場(chǎng)可編程門(mén)陣列(FPGA)作為核心處理器的協(xié)處理架構的開(kāi)放式運動(dòng)控制器。該控制器將PC機和DSP的信息處理能力與FPGA的外圍擴展功能很好的結合在一起，具有信息處理能力強、模塊化、開(kāi)放程度高、運動(dòng)軌跡控制精確等優(yōu)點(diǎn)。

1系統概述

該四軸運動(dòng)控制器系統以TI公司C2000系列DSP芯片TMS320F2812和alterA公司CycloneⅡ系列FPGA芯片EP2C8F256C6為核心，DSP通過(guò)網(wǎng)口接收上位機的控制參數，完成系統位置、速度控制及運動(dòng)軌跡規劃;FPGA完成運動(dòng)控制器的精確插補功能和外圍電路的擴展，系統總體框圖如圖1所示。

運動(dòng)控制器的主要功能包括：4路模擬電壓輸出，電壓范圍為-10～+10V，分辨率為16b;4路脈沖量信號輸出;4路脈沖方向信號輸出;4路驅動(dòng)復位信號輸出;4路驅動(dòng)使能信號輸出;4路差分編碼信號輸入;4路驅動(dòng)報警信號輸入;8路正負限位信號輸入;4路原點(diǎn)信號輸入;16路通用數字量。I/O。

2DSP模塊設計

DSP根據從上位機接收的運動(dòng)模式和運動(dòng)參數實(shí)時(shí)計算規劃位置和規劃速度，生成所需的速度曲線(xiàn)，實(shí)時(shí)的輸出規劃位置。TMS320F2812是TI推出的一款專(zhuān)門(mén)用于電機控制的32位定點(diǎn)DSP芯片，采用高性能靜態(tài)CMOS技術(shù)，主頻高達150MHz(指令周期6.67ns)，低功耗，核心電壓為1.8V，I/O電壓3.3V，支持JTAG邊界掃描，128K×16b的片內FLASH。有兩個(gè)事件管理器(EVA和EVB)，它們都是特定的外圍設備，為多軸運動(dòng)控制器而設計的?？赏ㄟ^(guò)外部存儲器接口XINTF擴展外部存儲器。DSP外圍模塊設計如圖2所示。

為增強抗干擾性，DSP通過(guò)以太網(wǎng)控制器RTL8019AS與上位機連接，RTL8019AS內部含有一個(gè)16KB的SDRAM，DSP通過(guò)外部存儲器接口對其進(jìn)行讀寫(xiě)來(lái)接收上位機的命令或向上位機傳送反饋信號。在數據處理過(guò)程中要占用大量的存儲空間，DSP內部?jì)H含有18K×16b的SARAM和128K×16b的FLASH，存儲空間顯得過(guò)小，所以通過(guò)外部接口擴展了256K×16bRAM和512K×16bFLASH，RAM和FLASH芯片分別選擇IS61LV25616AL、SST39VF800，它們都具有接口簡(jiǎn)單、讀寫(xiě)速度快等優(yōu)點(diǎn)。SCI模塊用于擴展RS232串行通信接口，串口芯片使用MAX3232。

運動(dòng)控制器所需電壓為5V，3.3V，1.8V，1.2V。輸入電壓5V，分別采用穩壓芯片LM1085IS3.3，LM1117-1.8將其轉換成3.3V和1.8V，由于TMS320F2812的I/O電壓3.3V要先于內核電源上電，所以1.8V要由3.3V降壓得到，以確保上電次序。1.2V是FPGA內核所需電壓，由穩壓芯片LM317S穩壓得到，LM317S的輸出電壓范圍為1.2～25V，復位電路采用SP708低功耗微處理器監控器件，此器件有眾多的組件，有效的增強了系統的可靠性及工作效率。

3FPGA模塊設計

FPGA用于軸資源的擴展，當接收到DSP中的規劃位置后，在軸資源中對其進(jìn)行變換處理，輸出到伺服控制器中，伺服控制器將規劃位置與編碼反饋的計數位置進(jìn)行比較，獲得跟隨誤差，并通過(guò)伺服控制算法得到實(shí)時(shí)的控制量，將控制量傳遞給D/A轉換器，由D/A轉換器轉換成控制電壓輸出。

EP2C8F256C6是alterA公司CycloneⅡ系列芯片，其特點(diǎn)為高性能低功耗，內核供電電壓為1.2V，8256個(gè)邏輯單元(LEs)，182個(gè)用戶(hù)I/O口(項目中使用了157個(gè)I/O口)，165888b的內部RAM，嵌入了18b的乘法器，每個(gè)乘法器又可拆成2個(gè)9b的乘法器，芯片內部含有2個(gè)鎖相環(huán)(PLL)，8個(gè)全局時(shí)鐘(GlobalClocks)。該芯片所具有的邏輯單元數、頻率和用戶(hù)I/O口等都能很好的滿(mǎn)足設計需求。FPGA的外圍模塊擴展如圖3所示。


3.1與DSP接口設計

DSP芯片的事件管理器(EVA，EVB)用于和FPGA連接，當輸出脈沖量控制驅動(dòng)器時(shí)，DSP使用兩個(gè)事件管理器進(jìn)行PWM波的控制，當輸出模擬量時(shí)，DSP使用GPIOA/GPIOB向FPGA輸出規劃位置。

3.2模擬信號輸出電路設計

采用D/A轉換器AD669進(jìn)行模擬信號的輸出，AD669具有兩級鎖存，在設計中，將其四路D/A芯片的第一級鎖存處于透明狀態(tài)，第二級鎖存控制信號LDAC連在一起，當四路D/A芯片的數據預裝好后，打開(kāi)第二級鎖存，四路D/A芯片即可同時(shí)轉換，實(shí)現了四軸驅動(dòng)的同時(shí)控制。

3.3脈沖信號輸出電路設計

脈沖輸出電路由FPGA內部精插補器完成，精插補器根據DSP發(fā)送來(lái)的粗插補數據產(chǎn)生均勻的脈沖輸出，脈沖的輸出有兩種格式：“脈沖+方向”和“正負脈沖”。由于差分信號對外部電磁等信號有很好的抗干擾性，特別是對共模干擾有很好的抑制作用。所以脈沖經(jīng)過(guò)光耦隔離后，再將信號接入差分線(xiàn)驅動(dòng)器AM26LS31后輸出，差分線(xiàn)驅動(dòng)器AM26LS31的作用是將輸入的單極性方波信號轉化為一對極性相反的電機驅動(dòng)信號。

3.4編碼反饋電路設計