基于TMS320DM642的CCD圖像采集系統設計

2.3.1SDRAM存儲器

本系統采用MT48LC4M32B2[4]來(lái)構成SDRAM存儲器，大小為1 M×32 bit×4 banks，在CE0空間連接了64 bit的SDRAM總線(xiàn)?？偩€(xiàn)由外部PLL驅動(dòng)設備控制，在133MHz的最佳運行狀態(tài)下運行，SDRAM的刷新由TMS320DM642自動(dòng)控制。TMS320DM642的EMIF與SDRAM接口圖如圖4所示。

2.3.2FLASH存儲器

本系統擴展4 M的FLASH，映射在CE1空間的低位。FLASH寄存器選用4 M×8 bit的AM29LV033C。FLASH寄存器主要用來(lái)導入裝載和存儲FPGA的配置信息。CE1空間被配置成8 bit，FLASH寄存器也是8bit。由于CE1的可利用地址空間小于FLASH的空間，所以利用FPGA可產(chǎn)生3個(gè)擴展頁(yè)。這些擴展的線(xiàn)形地址通過(guò)FPGA的FLASH基礎寄存器進(jìn)行定義，復位后的默認值是000。TMS320DM642的EMIF和FLASH的接口圖如圖5所示。

2.4OSD FPGA模塊

FPGA負責完成所有芯片的接口和控制，其中包括SAA7115與I2C總線(xiàn)的接口、復位控制信號以及與TMS320DM642的EMIF接口和外設接口等，其體系結構圖如圖6所示。本系統的OSD FPGA功能模塊的芯片型號為Xilinx XC2S300E-6PQ208C[5]，主要用來(lái)完成以下工作：

(1)通過(guò)寄存器使用TMS320DM642外部存儲器接口(EMIF);
(2)通過(guò)可編譯寄存器使用TMS320DM642的EMIF接口控制GPIO;
(3)產(chǎn)生EMIF緩沖控制信號(DIR和OE);
(4)提供對于PLL1708的連續控制接口;
(5)為FLASH產(chǎn)生3頁(yè)bit空間;
(6)使用SAA7115的同步信號。

2.5電源和復位模塊

該系統通過(guò)單+5 V供電，在板子內部轉換為+1.4 V和+3.3 V，為各器件供電。+3.3 V為T(mén)MS320DM642的I/O口、解碼器及其他芯片的電源，+1.4 V為T(mén)MS320DM642 CPU內核電源。TMS320DM642內核電壓+1.4 V，外設I/O電壓+3.3 V，降低內核電壓主要是降低功耗，外部接口引腳采用+3.3 V電壓，便于直接與外部器件接口。由于是2種不同的電壓，所以要考慮供電系統的配合問(wèn)題。在加電過(guò)程中，保證CPU內核電源先加電，最晚也應當與外設I/O電源同時(shí)加電。關(guān)閉電源時(shí)，先關(guān)閉I/O電源，再關(guān)閉內核電源。如果內核加電晚于I/O，則會(huì )發(fā)生內部總線(xiàn)競爭，從而產(chǎn)生不可預定的結果。因此，選用電源芯片TPS54310[6]獲得上述2種電壓，并利用其電源輸出有效引腳PG和允許電壓輸人引腳EN保證TMS320DM642的內核和I/O上電掉電順序。

為防止系統程序進(jìn)入死循環(huán)或因電壓波動(dòng)而產(chǎn)生異常，本系統用看門(mén)狗芯片來(lái)控制系統復位。這里采用TI的TPS3823-33DBVT[7]看門(mén)狗芯片，它由+3.3 V電源供電，能對電源電壓進(jìn)行監控，當電源電壓降至2.93 V以下時(shí)觸發(fā)復位信號，使整個(gè)系統進(jìn)入復位狀態(tài)，直至電源電壓復原，復位信號的最小長(cháng)度為200 ms。同時(shí)，還含有一看門(mén)狗計時(shí)器，用來(lái)監測來(lái)自處理器芯片的跳變沿觸發(fā)信號，如果1.6 s內未接收到觸發(fā)信號，它同樣讓系統進(jìn)入復位狀態(tài)并持續200 ms，這樣可在系統程序進(jìn)入死循環(huán)后重新啟動(dòng)系統。TMS320DM642電源與復位電路的連接圖如圖7所示。

3抗干擾設計

由于高頻脈沖噪聲對本系統危害最大，為了提高系統的抗干擾性能，可采取以下措施：

(1)優(yōu)化PCB印制板的設計。在本系統中應當：

①采用短而寬的導線(xiàn)來(lái)抑制干擾。時(shí)鐘引線(xiàn)、總線(xiàn)驅動(dòng)器的信號線(xiàn)常有大的瞬變電流，其印制導線(xiàn)要盡可能短。對于分立元件電路，印制導線(xiàn)寬度在1.5 mm左右即可滿(mǎn)足要求;對于集成電路，印制導線(xiàn)寬度在0.5 mm～1.0 mm之間選擇;
②傳輸多種電平信號時(shí)，盡量把前、后沿時(shí)間相近的電平信號劃為一組傳輸;在雙面印制板的背面布置較大面積的地線(xiàn)區域，可對部件產(chǎn)生的高頻脈沖噪聲起到吸收和屏蔽的作用;分開(kāi)模擬和數字電源層;

(2)增加總線(xiàn)的抗干擾能力。采用三態(tài)門(mén)形式的總線(xiàn)結構，并給總線(xiàn)接上拉電阻，使總線(xiàn)在瞬間處于穩定的高電平而避免總線(xiàn)出現懸空狀態(tài)。

本文面向實(shí)時(shí)圖像采集和處理，采用模塊化設計思想，以TMS320DM642、SAA7115、OSD FPGA等實(shí)現了視頻圖像采集和處理系統的硬件電路，該系統電路簡(jiǎn)單、結構緊湊、調節靈活、可靠性高、實(shí)時(shí)性強的特點(diǎn)，通過(guò)驗證，