基于DSP+FPGA多通道單端／差分信號采集系統

在信號處理過(guò)程中，經(jīng)常采用DSP+FPGA協(xié)同處理的方法。是因為DSP雖然可以實(shí)現較高速率的信號采集，但其指令更適于實(shí)現算法而不是邏輯控制，其外部接口的通用性較差。而FPGA時(shí)鐘頻率高、內部延時(shí)小，全部控制邏輯由硬件完成，速度快、效率高，適合于大數據量的傳輸控制，可以集成外圍控制、譯碼和接口電路，在高速數據采集方面有著(zhù)DSP以及單片機無(wú)法比擬的優(yōu)勢，但缺點(diǎn)是難以實(shí)現一些復雜的算法。因此，若采用DSP+FPGA協(xié)同處理的方法，便可以使DSP的高速處理能力與FPGA的高速、復雜的組合邏輯和時(shí)序邏輯控制能力相結合，達到互補，使系統發(fā)揮最佳性能。
在目前的信號采集及測試系統中，由于應用背景的復雜，經(jīng)常需要對多路信號進(jìn)行采集，有的甚至需要對多路單端及差分信號進(jìn)行采集，在某些情況下，為測試分析的方便，還需要對采樣率進(jìn)行改變。文中介紹了一種采用DSP+FPGA協(xié)同處理的方法，并主要利用ADS8517這一A／D轉換芯片來(lái)實(shí)現多路可以選擇單端或差分輸入的信號采集系統的設計方法。

1 系統實(shí)現功能
該系統可以實(shí)現32個(gè)通道單端信號或16個(gè)通道差分信號的采集輸入，由DSP控制輸入信號是單端信號還是差分信號，以及各自使能輸入的通道，其中單端信號最多使能輸入32個(gè)通道，差分信號最多使能輸入16個(gè)通道。A／D在各個(gè)使能通道間采用類(lèi)似時(shí)分復用的方法進(jìn)行輪尋采樣，A／D采樣頻率200 kHz，DSP可設置采樣率分頻值，對采樣率進(jìn)行改變，假如DSP設置采樣分頻值為D，使能輸入通道數為N，則每個(gè)通道實(shí)際采樣率為200 kHZ／(D·N)。

2 系統硬件設計
根據以上功能要求，整個(gè)系統的設計思路如圖1所示。其中DSP采用TI公司的TMS3206713B，FPGA采用Altera公司的CycloneIII系列，A ／D采用TI公司的ADS8517。ADS8517的主要性能：(1)16位分辨率；(2)采樣頻率：200 kHz；(3)模擬輸入范圍±10 V；(4)輸出有串行和并行兩種方式。

在整個(gè)系統中，FPGA根據DSP對各個(gè)通道是單端或者差分的設置，以及各個(gè)通道使能與否和采用率分頻值的設置，控制ADS8517以及多路選擇器，將A／D輸入的數據以及其對應的通道存入一個(gè)FIFO中，當FIFO半滿(mǎn)時(shí)向DSP發(fā)送中斷，由DSP讀取FIFO中A／D的采樣數據及其對應的通道號?？梢钥闯?，設計重點(diǎn)主要集中在多路選擇器的設計以及FPGA中硬件邏輯的設計。2．1 多路選擇模塊設計

2．2 FPGA部分的設計
由于DSP數據總線(xiàn)為32位雙向總線(xiàn)，所以在FPGA中需要設計一個(gè)總線(xiàn)的三態(tài)控制器，來(lái)控制總線(xiàn)的輸入輸出，這部分設計較簡(jiǎn)單，模式相對固定，應用已成熟。
對于DSP發(fā)出的各個(gè)通道單端／差分控制，各個(gè)通道使能控制以及采樣率分頻值設置這些控制信息，由在FPGA中開(kāi)辟出的3個(gè)32位寄存器來(lái)存儲。通道單端／差分控制寄存器和通道使能寄存器的定義如表1和表2所示，采樣率分頻值設置寄存器中的32位無(wú)符號2進(jìn)制整數表示相應的分頻值。

當DSP的控制信息設置好以后，根據通道單端／差分控制寄存器以及通道使能控制寄存器中的內容，建立一個(gè)使能通道索引表，索引表中字的個(gè)數等于使能的通道數，每一個(gè)字的字長(cháng)為6位，依次將使能的通道號轉換成二進(jìn)制無(wú)符號數后放入表中各個(gè)字的低5位，每個(gè)字的高位記錄相應的通道是單端還是差分，‘0’表示單端，‘1’表示差分。 設計采用ADS8517并行輸出的工作模式，按照圖3所示的并行輸出方式時(shí)序圖對其進(jìn)行控制，其中和BYTE信號為ADS8517的輸入控制信號，的下降沿表示一次采樣的開(kāi)始，為高電平時(shí)表示可以讀取A／D的輸出數據，輸出為并行8位輸出，當BYTE信號為低電平時(shí)輸出高8位，反之則輸出低8位，從而完成16位分辨率的輸出。為ADS8517輸出信號，為低電平時(shí)則表示本次A／D轉換正在進(jìn)行，為高電平時(shí)表示本次轉換完成，因此當和同時(shí)為高電平時(shí)，便可以讀取本次A／D采樣轉換后的數據。