用FIFO實(shí)現高速模數轉換器與TMS320C6000系列DSP的接口

在數字信號處理系統中，大多數高速模數轉換器都不能直接與ＤＳＰ相連接。ＦＩＦＯ恰好架起了ＤＳＰ與ＡＤＣ之間的一座橋梁，因為它能緩存大量的數據塊。同時(shí)由于ＤＳＰ訪(fǎng)問(wèn)外部存儲器器件必須通過(guò)外部存儲器接口Ｅｘｔｅｒｎａｌ Ｍｅｍｏｒｙ ＩｎｔｅｒｆａｃｅＥＭＩＦ 而Ｃ６０００系列ＤＳＰ的ＥＭＩＦ具有很強的接口能力。它不僅具有很高的數據吞吐率（最高１２００ＭＢ／ｓ），而且可以與目前幾乎所有類(lèi)型的存儲器直接接口。本文介紹了用ＦＩＦＯ 在ＤＳＰｓ和模擬前端（ＡＦＥｓ）之間進(jìn)行數據緩存的實(shí)現方法。

１ AD9042高速模數轉換器

ＡＤ９０４２是一款低功率１２ｂｉｔ的４１ＭＳＰＳ模數轉換器。它的快速、高分辨率特點(diǎn)使其非常適合于視頻、多媒體、圖像處理、高速數據采集和通信等很多應用領(lǐng)域。圖１為ＡＤ９０４２的采樣時(shí)序圖。由該圖可以看出：ＡＤ９０４２不能與ＴＭＳ３２０Ｃ６２０５直接相連。

因為ＡＤＣ總是在進(jìn)行數據輸出，因此輸出無(wú)高阻狀態(tài)，而如果模數轉換器直接與ＤＳＰ總線(xiàn)相連接，ＤＳＰ就不能使用其它外圍設備了，而且ＤＳＰ必須在每個(gè)轉換時(shí)鐘周期讀一次采樣數據，這樣，即使使用ＤＭＡ通道傳輸也是不可能實(shí)現的，因為其它外圍設備也要使用總線(xiàn)。

雖然采樣鎖存可以解決數據總是輸出的問(wèn)題，但是，如果模數轉換器運行在４１ＭＳＰＳ，那么，ＤＳＰ每２４ｎｓ就要讀一次新采樣。這將占去ＤＳＰ中的大部分Ｉ／Ｏ帶寬，此時(shí)如果ＤＳＰ處于ｂｕｓｙ態(tài)，那么在２４ｎｓ內就不能讀取下一次采樣，這樣將使數據丟失。

一個(gè)比較好的解決辦法是使用ＦＩＦＯ作為輸入緩沖，由ＡＤＣ把采樣轉換的值同步寫(xiě)進(jìn)ＦＩＦＯ。每寫(xiě)入一塊數據便向ＤＳＰ發(fā)出一信號，以提醒ＤＳＰ從ＦＩＦＯ中讀取數據塊。這樣比單次讀的效率要快很多。

２ CY7C4265-10AC同步FIFO

ＣＹ７Ｃ４２６５是高速低功耗ＣＭＯＳ時(shí)鐘ＦＩＦＯ存儲器。它是一款同步ＦＩＦＯ，意思是它的讀寫(xiě)端口使用同步接口，每一個(gè)端口的時(shí)鐘都是互相獨立的，這些時(shí)鐘可以同步，也可以異步。這使得ＦＩＦＯ的讀寫(xiě)口能以不同的速度運行。傳統的ＦＩＦＯ在進(jìn)行數據傳輸時(shí)通常要求額外的控制邏輯，而新一代ＣＹ７Ｃ４２６５則可實(shí)現ＦＩＦＯ與ＤＳＰ之間的無(wú)縫連接。３ ＦＩＦＯ與ＥＭＩＦ的連接Ｃ６０００系列ＤＳＰ的ＥＭＩＦ具有很強的接口能力，它可以連接不同類(lèi)型的存儲器，如異步ＳＲＡＭＳＤＲＡＭ、ＳＢＳＲＡＭ等。

３．１ ＥＭＩＦ與ＦＩＦＯ的接口

ＣＹ７Ｃ４２６５ ＦＩＦＯｓ提供有與ＤＳＰ的無(wú)縫連接，這樣的無(wú)縫連接要求ＦＩＦＯ作為一個(gè)輸出緩沖器。而當ＦＩＦＯ作為輸入緩沖器時(shí)，ＦＩＦＯ是ＥＭＩＦ的唯一異步設備。本設計恰好讓?zhuān)疲桑疲献鳛檩斎刖彌_器，且就此一個(gè)異步設備，因而避免了復雜的接口邏輯。

圖２是ＥＭＩＦ與ＦＩＦＯ接口的具體硬件實(shí)現，ＦＩ-ＦＯ的半滿(mǎn)標志ＨＦ作為ＤＳＰ的輸入信號。ＨＦ用于告訴ＤＳＰ此時(shí)ＦＩＦＯ中的有效數據是可以讀取的（而且容量是ＦＩＦＯ總大小的一半），以便ＤＳＰ產(chǎn)生一個(gè)中斷來(lái)讀?。疲桑疲现械臄祿K。

３．２ ＤＳＰ讀ＦＩＦＯ時(shí)序

在這個(gè)高速微弱信號數據采集卡的設計中，Ｃ６２０５的時(shí)鐘頻率為２００ＭＨｚ，且沒(méi)有使用其它外部控制邏輯。圖２中，ＥＭＩＦ異步接口提供的控制信號可以通過(guò)不同的組合（并非都需要）實(shí)現與不同類(lèi)型器件的無(wú)縫接口。ＥＭＩＦ的ＣＥｘＣＴＬ寄存器負責設置異步讀／寫(xiě)操作的接口時(shí)序，以滿(mǎn)足對不同速度異步器件的存取要求。

Ｃ６０００異步接口時(shí)序具有很強的可編程性，每個(gè)讀／寫(xiě)周期由三個(gè)階段構成：建立時(shí)間（Ｓｅｔｕｐ）、觸發(fā)時(shí)間（Ｓｔｒｏｂｅ）、保持時(shí)間（Ｈｏｌｄ）。其中建立時(shí)間是從存儲器訪(fǎng)問(wèn)周期開(kāi)始（片選地址有效）到讀／寫(xiě)選通有效之前的時(shí)間；觸發(fā)時(shí)間是讀／寫(xiě)選通信號從有效到無(wú)效之間的時(shí)間；保持時(shí)間則是從讀／寫(xiě)無(wú)效到訪(fǎng)問(wèn)周期結束之間時(shí)間。

ＤＳＰ的ＡＲＥ信號作為ＦＩＦＯ的讀時(shí)鐘，ＦＩＦＯ在ＡＲＥ的上升沿在總線(xiàn)上輸出數據，ＤＳＰ和ＦＩＦＯ的獨立時(shí)序參數值。

根據ＤＳＰ的異步讀時(shí)序，為了完成Ｃ６２０５的建立時(shí)間，第一個(gè)數據的讀取必須滿(mǎn)足下式：

Ｓｅｔｕｐ＋Ｓｔｒｏｂｅ ≥ｔｄＣＫ－ＡＯＥＶｍａｘ＋ｔＯＥｍａｘ＋ｔＳＵＥＤＶ－ＣＫｍｉｎ

根據上式，在最差情況下，建立和觸發(fā)時(shí)間必須大于１５ｎｓ（４ｎｓ＋７ｎｓ＋４ｎｓ）。當ＤＳＰ的時(shí)鐘頻率為２００ＭＨｚ時(shí)，一個(gè)時(shí)鐘周期應該是５ｎｓ。此時(shí)如果Ｓｅｔｕｐ和Ｓｔｒｏｂｅ的值都?。?，則Ｓｅｔｕｐ＋ｓｔｒｏｂｅ為１０ｎｓ，故不能滿(mǎn)足時(shí)序要求，因此Ｓｅｔｕｐ和Ｓｔｒｏｂｅ這兩個(gè)可編程參數若一個(gè)?。?，另外一個(gè)必須大于等于２。而實(shí)際上，Ｓｅｔｕｐ和Ｓｔｒｏｂｅ可以都?。?，其原因是Ｃ６２０５不論是連續存取還是單次存取操作，在存取第一個(gè)數時(shí)，ＥＭＩＦ會(huì )自動(dòng)將最小建立時(shí)間設置為２。

而對于以后數據的讀取，ＯＥ總是有效?，F在主要考慮的是ＦＩＦＯ的訪(fǎng)問(wèn)時(shí)間應滿(mǎn)足下式：

Ｈｏｌｄ＋Ｓｅｔｕｐ＋Ｓｔｒｏｂｅ ≥ｔＡｍａｘ＋ｔＳＵＥＤＶ－ＣＫｍｉｎ

也就是說(shuō)，一個(gè)完整的數據訪(fǎng)問(wèn)時(shí)間必須大于１２ｎｓ（８ｎｓ＋４ｎｓ），即Ｈｏｌｄ＋Ｓｅｔｕｐ＋Ｓｔｒｏｂｅ ≥３；要完成Ｃ６２０５的保持時(shí)間，必須滿(mǎn)足下面兩個(gè)公式：

ｔｄＣＫ－ＡＲＥＶｍｉｎ＋ｔＡｍｉｎ ≥ ｔｈＣＫ－ＥＤＶｍｉｎ

Ｈｏｌｄ ≥ｔｈＣＫ－ＥＤＶｍｉｎ－ｔｄＣＫ－ＡＲＥＶｍｉｎ－ｔＯＨＺｍｉｎ

當上邊的式子滿(mǎn)足條件時(shí)，－０．２＋２＞０．８。為了得到最小的Ｈｏｌｄ時(shí)間，此時(shí)Ｈｏｌｄ可以為０ｎｓ，也就是說(shuō)，Ｈｏｌｄ可以被編程為０。

最后要滿(mǎn)足的條件是時(shí)鐘的高低時(shí)間。因為ＦＩＦＯ的時(shí)鐘信號直接由ＡＲＥ產(chǎn)生，因此ＡＲＥ信號保持低電平的時(shí)間必須大于ＦＩＦＯ的時(shí)鐘周期。即：

Ｓｔｒｏｂｅ ≥ｔＣＬＫＬ ｍｉｎ

Ｈｏｌｄ＋Ｓｅｔｕｐ ≥ｔＣＬＫＨ ｍｉｎ

Ｓｅｔｕｐ＋Ｓｔｒｏｂｅ＋Ｈｏｌｄ ≥ｔＣＬＫ ｍｉｎ

由以上七個(gè)式子可知，在２００ＭＨｚ的鐘頻率下，ＣＥｘＣＴＬ寄存器中Ｓｅｔｕｐ／Ｓｔｒｏｂｅ／Ｈｏｌｄ的值可以作如下設置：

Ｓｅｔｕｐ＝１，Ｓｔｒｏｂｅ＝１，Ｈｏｌｄ＝１；

此時(shí)，ＤＳＰ讀?。疲桑疲现袛祿乃俣葹椋叮叮罚停龋?。

４ 結論

ＦＩＦＯ在ＡＤＣ高速模數轉換器與ＤＳＰ的通訊過(guò)程中起到了很好的數據緩沖作用，其標志位可被用來(lái)控制ＦＩＦＯ中數據的讀取。如果選用內部時(shí)鐘頻率為１３３ＭＨｚ的ＳＮ７４Ｖ２×５－７系列ＦＩＦＯ，ＤＳＰ讀取數據的速度可以達到１００ＭＨｚ。