分析寬帶系統互聯(lián)中的串行選擇

　　如果您的SoC有多條DRAM總線(xiàn)，或者您使用一片FPGA,那么這些大量數據流的一種選擇是把DRAM接口作為I/O通道使用。在最近的DesignCon大會(huì )上一次有趣的研討中，Synopsys首席工程師John Ellis在“推動(dòng)移動(dòng)存儲器的應用超越智能電話(huà)領(lǐng)域”一文中探討了以這類(lèi)方式來(lái)使用新LPDDR3接口的可能性。Ellis解釋說(shuō)，JEDEC專(zhuān)門(mén)為智能電話(huà)應用SoC及其主存儲器之間的超短距離寬帶連接設計了LPDDR3,特別是不超過(guò)一厘米的距離，針對連接，優(yōu)化了SoC和DRAM封裝的引腳布局。在這一應用中，總線(xiàn)能夠以相對較低的功耗承載非常高的數據速率，甚至不需要匹配電阻。但是，Ellis指出，這一應用并不是使用總線(xiàn)的唯一方法。

　　Ellis說(shuō)，在理想的配置中，總線(xiàn)可以工作在1067 MHz.“理想”包括大約1 cm的長(cháng)度，寫(xiě)調平和地址/控制位去偏移、阻抗匹配走線(xiàn)，以及足夠的電源和地引腳等。但是，Ellis的仿真表明，降低頻率，采用較小的遠端匹配電阻，以及仔細的進(jìn)行布線(xiàn)后，總線(xiàn)工作長(cháng)度可以延長(cháng)到8至10 cm.

　　因此，有好消息也有不太好的消息。好消息是LPDDR3可以用于各種互聯(lián)任務(wù)中，不僅僅是靠近SoC的DRAM.距離較長(cháng)時(shí)，總線(xiàn)還可以用于子系統之間的鏈路。不太好的消息是，要綜合考慮距離和帶寬，這都取決于電路板的物理設計。

　　串行選擇

　　對于子系統內部鏈路，由于帶寬需求增大，并行總線(xiàn)頻率和距離折中的方法帶來(lái)了更嚴重的問(wèn)題。在某些點(diǎn)，需要給出一些解決方法。Altera工程師Kaushik Mittra指出，“隨著(zhù)帶寬的增大，在某些點(diǎn)，您不得不放棄并行總線(xiàn)。長(cháng)度也是一個(gè)因素。如果一條寬總線(xiàn)的運行頻率非常高，在大約40英寸時(shí)，走線(xiàn)之間的時(shí)序偏移占據了大部分總線(xiàn)周期時(shí)間。這根本無(wú)法工作?！蔽覀冊趫D2中描述了這一點(diǎn)。

圖2.在快速并行總線(xiàn)上，比特間偏移會(huì )導致無(wú)法正常工作

　　通過(guò)使用足夠高的時(shí)鐘頻率，非常注意阻抗匹配、走線(xiàn)匹配，以及供電方法，在較短的芯片至芯片連接上，同步并行總線(xiàn)可實(shí)現較大的帶寬。如果電路板布板被改變了，在稍長(cháng)的距離上，相同的設計就有可能失敗。

　　而解決方法是高速串行鏈路。采用商用器件，單條通路工作速率可以高達28 Gbps,因此幾條通路可以承載速率很高的數據流，作為高速寬帶并行總線(xiàn)使用。由于每一條通路都是獨立的，其時(shí)鐘藏在數據流中，因此，不需要處理偏移問(wèn)題，極大地簡(jiǎn)化了布線(xiàn)問(wèn)題。而且，正如Altera現場(chǎng)應用工程師Susannah Martin所指出的，即使是并行總線(xiàn)能夠工作在相似的環(huán)境下，幾條串行通路的引腳和電路板成本要比同等并行總線(xiàn)低得多。

　　好在您所需要的高速串行互聯(lián)硬件已經(jīng)由您選擇的SoC提供了。很多ASSP甚至是某些高級MCU都有1 Gbps以太網(wǎng)（GbE）或者10GbE端口，在某些情況下，還有PCIe端口，所有這些都可以用在芯片至芯片應用中。即使是低端FPGA現在都有通用多千兆位收發(fā)器，您可以定制這些收發(fā)器以滿(mǎn)足您的鏈路需求。而且，Mittra指出，某些芯片包括了芯片至芯片串行鏈路，符合特殊應用環(huán)境的標準要求。一個(gè)例子是網(wǎng)絡(luò )環(huán)境下的Interlaken.

　　延時(shí)問(wèn)題

　　在串行鏈路上承載子系統之間的寬帶數據流有很多優(yōu)勢。Martin指出，除了上面提到的低成本，還能夠大幅度降低功耗。但是也有一個(gè)問(wèn)題。Martin提示說(shuō)，與直接并行連接相比，消息排隊、串化和傳輸，最終在遠端解串化和重新構建消息這一過(guò)程會(huì )顯著(zhù)增加端到端延時(shí)。在某些系統中，可能需要重新組織邏輯以解決這一延時(shí)問(wèn)題。

　　這些問(wèn)題并不意味著(zhù)您在彼此異步的子系統之間只能使用串行連接。鏈路的最大端到端延時(shí)只要在系統總時(shí)序要求范圍內，您就可以使用串行鏈路來(lái)實(shí)現子系統之間的傳輸。您的確需要使用某些可靠的方法在遠端重新同步數據，但是這一問(wèn)題與您使用其他的時(shí)鐘域交叉方法完全不同。實(shí)際上，如果需要，通過(guò)仔細的設計，您甚至可以使用狀態(tài)機內部的串行鏈路。

　　這樣，還帶來(lái)了另一種可能性。目前為止，我們已經(jīng)討論了采用串行鏈路來(lái)替代并行總線(xiàn)。但是，您只要仔細的理解了時(shí)序問(wèn)題，也可以將一組獨立的異步I/O引腳匯集成串行鏈路。實(shí)際上，某些基于FPGA的邏輯仿真系統使用了這一方法來(lái)劃分兩個(gè)或者多個(gè)內部FPGA之間的邏輯云。

　　另一種解決方案

　　在以供應商設計的ASSP和MCU為主的環(huán)境下，系統互聯(lián)體系結構的范圍似乎已經(jīng)規定好了。但實(shí)際上，作為一名系統設計人員，您的確還很大的自由度。您當然可以選擇您所設計好的芯片。一旦您確定使用SoC,您可以重新使用芯片提供的I/O,根據系統需求來(lái)使用它們，而不是限于芯片設計人員所提供的使用方法。您還可以選擇使用可編程邏輯器件，完全控制互聯(lián)體系結構。

　　通過(guò)這種自由選擇，隨著(zhù)子系統之間鏈路帶寬的增大，多千兆位串行互聯(lián)將會(huì )扮演越來(lái)越重要的角色。在很多情況下，SoC已經(jīng)有了收發(fā)器，FPGA當然也有。還有可靠的信號完整性、成本和功耗優(yōu)勢。采用一些幾乎封裝好的串行鏈路布板，最終的電路板將多層結構的布板難題變?yōu)橄鄬?jiǎn)單的設計。在一些高性能應用中，高速串行鏈路I/O已經(jīng)替代了并行總線(xiàn)，未來(lái)的應用會(huì )更加廣泛。