基于FPGA的可復用SPI接口設計

　　master核系統輸入時(shí)鐘clk-in通過(guò)divider分頻產(chǎn)生clk-out，通過(guò)改變divider的值，可以實(shí)現任意分頻的時(shí)鐘輸出［4］。其頻率表達式如下：

　　用verilog語(yǔ)言描述時(shí)鐘產(chǎn)生模塊，用ISE綜合后，其生成電路如圖2所示。

　　3.2.2. 串行接口模塊spi-shift設計

　　數據傳輸模塊是SPI的核心模塊。此模塊負責把并行進(jìn)來(lái)的數據串行傳出，串行進(jìn)來(lái)的數據并行傳出。本文設計的shift與通常的SPI移位模塊設計不同，原因在于這里考慮了寄存器的復用，以使用較少硬件資源來(lái)增大一次傳輸數據的位數，從而提高數據傳輸的整體速率。對于并行進(jìn)來(lái)的數據位寬比較長(cháng)，比如128 位的數據時(shí)，為了提高傳輸的速度，本文設計工作中犧牲了資源改進(jìn)了以前的保守的SPI模塊。SPI MaSTer 核在主機側作為slave設備接收數據，同時(shí)作為master設備發(fā)送數據。此模塊verilog代碼經(jīng)ISE綜合后如圖3 所示。

　　圖3.串行接口模塊電路

　　3.2.3. 頂層TOP模塊

　　本文在分析協(xié)議的基礎上建立了高速可復用SPI總線(xiàn)的基本結構，包括時(shí)鐘生成模塊，數據傳輸模塊，并用上層TOP模塊調用底層的兩個(gè)模塊。頂層模塊的重要作用就是讓分模塊能夠順利的運作起來(lái)。所以此 SPI核的頂層模塊要寫(xiě)入控制字，通過(guò)狀態(tài)機控制調用時(shí)鐘生成模塊和數據傳輸模塊正常運行。其經(jīng)ISE綜 合后如圖4所示。

　　圖4.頂層TOP模塊電路

　　4、仿真與驗證

　　仿真與驗證是IP核設計中非常重要的一部分，因為它直接關(guān)系著(zhù)IP的可用性。將用verilog 描述好的SPI 接口電路用ISE進(jìn)行綜合，然后用modelsim 軟件進(jìn)行仿真［5］。在建立測試平臺時(shí)，首先要建立模擬Wishbone 協(xié)議的master模塊，同時(shí)建立模擬SPI協(xié)議的slave模塊，再將接收/發(fā)送數據和地址進(jìn)行比較、校驗。因此 Spi-top Testbench總體架構可分為：Wishbone master model、SPI master core、SPI slave model 三個(gè)模塊。

　　為了簡(jiǎn)單仿真8bit數據傳輸，首先進(jìn)行復位，然后設置寄存器，再進(jìn)行寄存器校驗，無(wú)誤之后進(jìn)行8bit 數據傳輸，在tx上升沿發(fā)送數據，rx下降沿接收數據，仿真波形如圖5所示。同理可以仿真64bit、128bit等 數據傳輸仿真波形。

　　圖5. 8bit數據傳輸仿真波形

　　用ISE軟件進(jìn)行編譯，將生成的網(wǎng)表文件通過(guò)JTAG下載到xilinx 公司的spartan3 系列FPGA運行，在ISE 的輔助分析下得到了正確的結果。

　　5、結束語(yǔ)

　　隨著(zhù)半導體技術(shù)的進(jìn)步，FPGA 的價(jià)格越來(lái)越便宜， 工作頻率越來(lái)越高，使用FPGA 實(shí)現SPI 通信 接口是切實(shí)可行的。

　　本文作者創(chuàng )新點(diǎn)：設計過(guò)程中很多變量都采用參數形式，具體應用于工程實(shí)踐時(shí)根據實(shí)際需要更改參數即可，充分體現了可復用性。由于SPI對傳輸時(shí)序要求非常嚴格，所以本文工作中設計了一種比較可靠，穩定的時(shí)鐘生成模塊，它對于奇偶分頻的情況分別考慮，從而避免了以往SPI總線(xiàn)中對系統時(shí)鐘奇分頻時(shí)會(huì )出現分頻出的時(shí)鐘不穩定的問(wèn)題。數據傳輸模塊采用較簡(jiǎn)潔的并串互轉結構，一次最多可傳輸128位，速度是遵守SPI協(xié)議的同類(lèi)器件里較快的。并且從128位到8位可選具體一次要傳輸多少位，有別于以往一 次傳輸的位數為定值的情況。