基于FPGA的可復用SPI接口設計

　　長(cháng)期以來(lái)，外圍設備與主機CPU速度之間的不匹配始終困擾著(zhù)人們，影響了計算機系統更迅速的發(fā)展。隨著(zhù)計算機處理能力及存儲規模的迅速增長(cháng)，這個(gè)問(wèn)題表現得更加突出。雖然已經(jīng)采取了各種軟、硬件的方法，不斷地改善著(zhù)CPU與I/O設備之間的接口性能。然而，在許多應用中接口問(wèn)題依然是制約系統性能的瓶頸。對于特定的設計，設計者面對紛繁蕪雜的接口標準，一般根據系統所需的成本及功能選擇合適的標準產(chǎn)品，這可能導致接口標準沖突和引起互用性問(wèn)題；或許重新選擇與接口兼容的標準器件，但又可能會(huì ) 造成不滿(mǎn)足功能需要或成本要求等。

　　FPGA技術(shù)的迅速發(fā)展使得接口問(wèn)題有了好的解決方案。例如，現有的高性能接口IP及高速物理I/O的 FPGA，可滿(mǎn)足10Gb/s以上的通信系統的要求；而且用FPGA解決接口不兼容器件間的通信問(wèn)題。因此本文 將提出一種新的基于FPGA 的SPI 接口設計方法。

　　SPI（Serial Peripheral Interface）串行外設接口總線(xiàn)［1］是一種同步全雙工串行通信接口總線(xiàn)。由于其連線(xiàn)簡(jiǎn)單使用方便，故得到廣泛應用。在實(shí)際開(kāi)發(fā)應用中，若主控制器無(wú)SPI接口或需要與多個(gè)具有SPI接口的外設通信，就要使用主控制器的I/O口通過(guò)軟件來(lái)模擬，這就在很大程度上限制了其應用且給數據傳輸帶來(lái)不便。在FPGA技術(shù)迅速發(fā)展的時(shí)代，解決這個(gè)問(wèn)題最方便的辦法就是集成一個(gè)SPI核到芯片上。

　　這里根據業(yè)界通用的SPI總線(xiàn)的標準，設計一種可復用的高速SPI總線(xiàn)。設計過(guò)程中很多變量都采用參數形式，具體應用于工程實(shí)踐時(shí)根據實(shí)際需要更改參數即可，充分體現了可復用性。

　　2、 SPI 總線(xiàn)原理

　　SPI 總線(xiàn)由四根線(xiàn)組成：串行時(shí)鐘線(xiàn)（SCK），主機輸出從機輸入線(xiàn)（MOSI），主機輸入從機輸出線(xiàn)（MISO），還有一根是從機選擇線(xiàn)（SS），它們在與總線(xiàn)相連的各個(gè)設備之間傳送信息，其連接方式如圖1。

　　SPI 總線(xiàn)中所有的數據傳輸由串行時(shí)鐘SCK 來(lái)進(jìn)行同步，每個(gè)時(shí)鐘脈沖傳送1 比特數據。SCK 由主機產(chǎn)生，是從機的一個(gè)輸入。時(shí)鐘的相位（CPHA）與極性（CPOL）可以用來(lái)控制數據的傳輸。CPOL=“0”表示SCK 的靜止狀態(tài)為低電平，CPOL =“1”則表示SCK 靜止狀態(tài)為高電平。時(shí)鐘相位（CPHA）可以用來(lái)選擇兩種不同的數據傳輸模式。如果CPHA =“0”，數據在信號SS 聲明后的第一個(gè)SCK 邊沿有效。而當CPHA=“1” 時(shí)， 數據在信號SS聲明后的第二個(gè)SCK 邊沿才有效。因此，主機與從機中SPI 設備的時(shí)鐘相位和極性必須 要一致才能進(jìn)行通信。

　　SPI 可工作在主模式或從模式下。在主模式下，每一位數據的發(fā)送／接收需要1 次時(shí)鐘作用；而在從 模式下，每一位數據都是在接收到時(shí)鐘信號之后才發(fā)送／接收。1個(gè)典型的SPI系統包括一個(gè)主MCU和1 個(gè)或幾個(gè)從外圍器件。

　　3、設計原理

　　Verilog HDL 是一種硬件描述語(yǔ)言，他可以用來(lái)進(jìn)行各種級別的邏輯設計，可以用來(lái)進(jìn)行數字邏輯系統的仿真驗證、時(shí)序分析和邏輯綜合等，應用十分廣泛。本文使用Verilog設計 SPI接口模塊，實(shí)現可IP復用的通用結構。根據SPI總線(xiàn)原理，可用幾個(gè)功能模塊來(lái)實(shí)現微處理器與從設備之間的雙向數據傳輸。

　　3.1. 系統架構設計

　　根據SPI 總線(xiàn)的原理，本設計的SPI Master同SPI協(xié)議兼容，在主機側的設計相當于wishbone總線(xiàn)［2］規范兼容的slave設備，總體架構可分為以下3個(gè)功能模塊［3］：Clock generator、Serial interface、Wishbone interface

　　3.2. 模塊設計

　　3.2.1 時(shí)鐘產(chǎn)生模塊spi-clgen設計

　　SPI時(shí)鐘分頻模塊中的時(shí)鐘信號的來(lái)源是外部系統提供的時(shí)鐘clk_in，模塊會(huì )根據各個(gè)不同接口的時(shí)鐘分頻因子寄存器，產(chǎn)生相應的時(shí)鐘輸出信號clk_out。由于SPI沒(méi)有應答機制，為了能夠保證時(shí)序的可靠性，特別設計了一個(gè)無(wú)論對于奇分頻還是偶分頻都異?？煽康臅r(shí)鐘生成模塊產(chǎn)生傳輸所需要的串行時(shí)鐘。

　　此模塊重點(diǎn)考慮了奇分頻的情況，為了節省資源對奇分頻的做改動(dòng)同時(shí)也能實(shí)現偶分頻的情況。對輸入主時(shí)鐘的同步奇整數分頻，可以簡(jiǎn)單地用一個(gè)Moore機來(lái)實(shí)現，編碼采用Moore機增加了可靠性。