一款基于A(yíng)D9650的高速數據采集系統設計

0 引言

隨著(zhù)數字信號處理技術(shù)的發(fā)展，越來(lái)越多的信號處理環(huán)節可以通過(guò)后端的軟件處理完成，但這反而使得電子設備對前端數據采集系統的要求不斷提高。因為后端軟件的處理效果歸根結底依賴(lài)于數據中所包含的信息量，只有提高數據采集的動(dòng)態(tài)性能，才能保障后端處理的效果。長(cháng)期以來(lái)，在數據采集領(lǐng)域，高速大動(dòng)態(tài)范圍ADC系統的設計與實(shí)現始終是研究的熱點(diǎn)。當雷達工作在高雜波的電磁環(huán)境中，探測對象的RCS或多普勒信息非常微弱時(shí)，就對設計實(shí)現高速大動(dòng)態(tài)范圍數據采集系統提出了迫切的需求。

目前，國內對高速大動(dòng)態(tài)范圍ADC數據采集系統設計主要依賴(lài)于芯片的指標而缺乏系統的研究和總結。本設計旨在通過(guò)優(yōu)化系統設計，結合動(dòng)態(tài)性能優(yōu)越的模數轉換芯片，實(shí)現一個(gè)高速大動(dòng)態(tài)范圍數據采集系統。

1 系統性能指標要求

本系統需完成的主要功能為：雷達同步控制;中頻數據采集，數字正交解調;信號預處理。同時(shí)為了降低便攜設備的功耗，預處理器擬采用低功耗處理器。由于要求動(dòng)態(tài)范圍大，中頻采集需采用高精度的數據采集芯片，設計為2個(gè)通道，要求單通道量化位數不小于14 b,有效位數不小于12 b,輸入信號范圍2 Vp-p,且滿(mǎn)足低功耗要求。

2 關(guān)鍵技術(shù)

如何保證大動(dòng)態(tài)范圍是設計中的關(guān)鍵點(diǎn)，同時(shí)也是難點(diǎn)所在，設計中從如下幾方面進(jìn)行考慮。

2.1 ADC芯片的選型

為了獲得高速度、大動(dòng)態(tài)范圍，數據采集系統對ADC 的速度和量化精度的要求越來(lái)越高，而ADC 的速度和量化精度與其結構緊密相關(guān)。

目前常用的高速ADC類(lèi)型主要有快閃型和流水線(xiàn)型?？扉W型ADC 由于采用了全并行結構，具有超高速、寬輸入帶寬的優(yōu)點(diǎn)，但其硬件規模隨分辨率的增加呈指數增長(cháng)，分辨率一般為4~8位，且存在高功耗、高成本、“閃爍碼”等問(wèn)題，將它應用于數據采集系統將會(huì )造成分辨率低、成本高、能耗大等弊端。而流水線(xiàn)型ADC具有較高的分辨率，量化位數一般為12~16位，較高的采樣速率，一般為1~250 MSPS.流水線(xiàn)型ADC 將ADC與DAC結合，采用多級流水結構，解決了快閃式ADC無(wú)法達到較高分辨率的缺點(diǎn)，同時(shí)兼顧了快閃式ADC 的轉換速度。因此，本文選擇流水線(xiàn)型結構的ADC 芯片來(lái)實(shí)現高速大動(dòng)態(tài)范圍數據采集系統設計。

本文選擇了AD公司的AD9650系列芯片。AD9650是一款雙通道、16位流水線(xiàn)結構模數轉換器，為解決高頻(最大300 MHz)、大動(dòng)態(tài)范圍信號的數字化而設計。

它具有集成ADC 采樣保持輸入、可選擇片上Dither 模式、集成輸入時(shí)鐘1~8 分頻等諸多特點(diǎn)。AD9650 輸出信號模式可選擇，默認輸出為1.8 V CMOS,通過(guò)3線(xiàn)SPI接口，可配置工作模式，實(shí)現輸出1.8 V電平的LVDS數字信號。它具有靈活的掉電選項、采用1.8 V單電壓供電，提供了重要的節能特性。片上Dither選項能夠提高低電平模擬輸入的無(wú)雜散動(dòng)態(tài)范圍(Spurious Free Dy-namic Range,SFDR)。AD9650的主要性能指標見(jiàn)表1.

2.2 系統采樣時(shí)鐘性能

ADC 芯片受時(shí)鐘控制進(jìn)行采樣，時(shí)鐘質(zhì)量對采樣精度影響大，制約著(zhù)系統所能達到的有效位。系統時(shí)鐘主要性能指標包括時(shí)鐘抖動(dòng)和相位噪聲。下面分別討論兩個(gè)指標對采樣系統的影響。

時(shí)鐘抖動(dòng)表征了模擬輸入實(shí)際采樣時(shí)采樣時(shí)間的不確定性。由于抖動(dòng)會(huì )降低寬帶ADC 的噪聲性能，因此，ADC噪聲性能的下降將反映出時(shí)鐘抖動(dòng)情況。與系統信噪比(Signal-to-Noise Rate,SNR)邊界值(單位：

dB)之間存在的關(guān)系如式(1)所示：

式中：fanalog表示模擬輸入頻率;tjitter表示時(shí)鐘抖動(dòng)，整理公式(1)得：

ADC有效位數(Effect Number of Bit,ENOB)與SNR的關(guān)系：

由式(1)和式(3)可得系統有效位數與模擬輸入頻率及系統時(shí)鐘抖動(dòng)的關(guān)系圖，如圖1所示。

忽略其他因素，僅考慮時(shí)鐘抖動(dòng)對ADC性能的影響，由式(1)可知，若要對20 MHz的中頻信號進(jìn)行采樣，同時(shí)保證74 dB以上的SNR,則要求時(shí)鐘抖動(dòng)最大為1.588 ps RMS.且ADC電路的時(shí)鐘抖動(dòng)(tjitter)與采樣時(shí)鐘抖動(dòng)(tjitter_clk)和ADC器件自身孔徑抖動(dòng)(tjitter_adc)之間存在如下關(guān)系：

另外，采樣時(shí)鐘的相位噪聲對ADC 性能有著(zhù)重要影響。若采樣過(guò)程用單位圓來(lái)表示，則每通過(guò)一次零相位，ADC 進(jìn)行一次采樣。采樣時(shí)鐘上的噪聲將對相應矢量的頂點(diǎn)位置進(jìn)行調制，從而改變發(fā)生過(guò)零的位置，造成采樣過(guò)程提前或編碼過(guò)程延遲。而采樣時(shí)鐘上的噪聲矢量可能是相位噪聲所導致的。如圖2所示。

圖2 中，理想情況下時(shí)鐘信號應為單譜線(xiàn)。然而，受電源噪聲、時(shí)鐘抖動(dòng)等因素影響，頻域中存在大量能量分布在理想頻率附近，代表相位噪聲的能量。由于相位噪聲往往可能擴展至極高頻率，所以，它會(huì )使ADC的性能下降[6].采樣過(guò)程實(shí)質(zhì)是一個(gè)采樣時(shí)鐘與模擬輸入信號的頻域卷積過(guò)程，這個(gè)卷積過(guò)程在整個(gè)頻譜域有效，同時(shí)在微觀(guān)上也同樣有效。因而，圖2所示的時(shí)鐘頻率周?chē)械南辔辉肼曇矊⑴c模擬輸入進(jìn)行卷積，造成輸出的數字信號頻譜失真。

采樣時(shí)鐘相位噪聲通常以單邊帶相位噪聲來(lái)衡量，即：

由此可以計算出采樣時(shí)鐘相位噪聲，作為系統設計的依據。