一款基于A(yíng)D9650的高速數據采集系統設計

在本系統中，為保證時(shí)鐘特性，時(shí)鐘源由高精度晶振提供，時(shí)鐘抖動(dòng)控制在1.2 ps RMS以?xún)?，相位基底噪聲?165 dBc/Hz.板上時(shí)鐘轉換選用AD 公司的AD9513,其附加的時(shí)鐘抖動(dòng)為300 fs,輸出的時(shí)鐘信號性能滿(mǎn)足要求。它實(shí)現對單路時(shí)鐘轉兩路LVDS信號，給AD9650 提供采樣時(shí)鐘，同時(shí)給FPGA 提供同步控制時(shí)鐘。圖3給出了時(shí)鐘電路設計原理圖。

2.3 前端電路設計

ADC前端電路主要完成對模擬輸入幅度、信號形式的調整。它采用交流耦合方式，通過(guò)差分放大器，實(shí)現對信號幅度調整，同時(shí)實(shí)現單端輸入信號轉差分信號。并且，通過(guò)后續的濾波器實(shí)現信號的濾波。其結構如圖4所示。

雖然差分運放是有源器件，使用中會(huì )消耗功率，且產(chǎn)生噪聲，但它的性能限制比變壓器少，可以在必須保留直流電平時(shí)應用，而且放大器增益設置簡(jiǎn)單靈活，且通帶范圍內提供平坦的響應，而沒(méi)有由于變壓器寄生交互作用引起的紋波。

ADC的 S (N + D) (信號噪聲失真比)是決定驅動(dòng)放大器的關(guān)鍵因素。如果在目標頻率范圍內，驅動(dòng)放大器的THD ( 總諧波失真加性噪聲) 總是優(yōu)于ADC 的S (N + D) 值 6~10 dB,那 么 所 有 由 放 大 器 造 成 的S (N + D)降低將相應限制在接近0.5~1 dB.

利用ADI 公司提供的ADI DiffAmp Calculator 軟件可得到前端電路仿真圖，如圖5所示。由文獻[3]可知在輸入信號為15 MHz時(shí)，AD9650的 S (N + D) 為82 dB,而圖5 中AD8139 的THD 為88 dB,滿(mǎn)足上述要求。綜合考慮增益及通帶內響應及輸入阻抗等因素，前端電路采用ADI公司的差分運放AD8139.

3 方案設計系統結構及實(shí)物

根據系統要求，設計的高速大動(dòng)態(tài)范圍ADC 數據采集系統，結構如圖6所示，主要包括模數轉換模塊、數字信號預處理模塊、數據傳輸模塊和嵌入式單板機等。

模數轉換模塊是信號采集系統最重要的組成部分。它主要包括ADC、前端電路和時(shí)鐘電路等。主要完成的功能是實(shí)現對模擬中頻輸入信號的數字化，以用于后續的數字信號處理。

數字信號預處理模塊采用較為成熟的FPGA+DSP結構，主要實(shí)現對數字信號的FFT、數字正交解調等，同時(shí)實(shí)現對原始數據傳輸。信號預處理主要在DSP中完成，而FPGA內部搭建兩個(gè)FIFO來(lái)實(shí)現數據傳輸，同時(shí)完成對收發(fā)單元等的控制功能。FPGA采用Xilinx的低功耗高性能產(chǎn)品Spartan6,DSP 采用Analog Device公司的低功耗DSP產(chǎn)品ADSP21479.

數據傳輸模塊采用Cypress 公司的CY7C68014,通過(guò)USB 接口完成由FPGA 向嵌入式單板機的數據傳輸。嵌入式單板機具備各種符合計算機協(xié)議的數據接口，包括與電子硬盤(pán)的存儲接口，與上位機的網(wǎng)絡(luò )通信接口，以及與預處理卡的USB通信接口。

數據采集系統硬件電路實(shí)物，如圖7所示。系統分成兩塊電路板，即模擬ADC板和FPGA+DSP數字板，兩者通過(guò)PMC插件連接。

4 結語(yǔ)

本文研究了影響數據采集系統動(dòng)態(tài)范圍的關(guān)鍵因素，給出了在采集系統設計時(shí)選擇芯片、設計時(shí)鐘和前端電路的依據，以此為基礎提出了一種高速數據采集系統的設計方案。論證分析表明，該設計方案能夠滿(mǎn)足雷達數據采集系統高速大動(dòng)態(tài)范圍的要求。