克服FPGA I/O引腳分配挑戰(08-100)

 　　對于需要在PCB板上使用大規模FPGA器件的設計人員來(lái)說(shuō)，I/O引腳分配是必須面對的眾多挑戰之一。 由于眾多原因，許多設計人員發(fā)表為大型FPGA器件和高級BGA封裝確定I/O引腳配置或布局方案越來(lái)越困難。 但是組合運用多種智能I/O規劃工具，能夠使引腳分配過(guò)程變得更輕松。

　　在PCB上定義FPGA器件的I/O引腳布局是一項艱巨的設計挑戰，即可能幫助設計快速完成，也有可能造成設計失敗。 在此過(guò)程中必須平衡FPGA 和 PCB兩方面的要求，同時(shí)還要并行完成兩者的設計。 如果僅僅針對PCB或FPGA進(jìn)行引腳布局優(yōu)化，那么可能在另一方面引起設計問(wèn)題。

　　為了解引腳分配所引起的后果，需要以可視化形式顯示出PCB布局和FPGA物理器件引腳，以及內部FPGA I/O點(diǎn)和相關(guān)資源。 不幸的是，到今天為止還沒(méi)有單個(gè)工具或方法能夠同時(shí)滿(mǎn)足所有這些協(xié)同設計需求。

　　然而，可以結合不同的技術(shù)和策略來(lái)優(yōu)化引腳規劃流程并積極采用Xilinx PinAhead技術(shù)等新協(xié)同設計工具來(lái)發(fā)展出一套有效的引腳分配和布局方法。 賽靈思公司在ISE軟件設計套件10.1版中包含了PinAhead。

　　賽靈思公司開(kāi)發(fā)了一種規則驅動(dòng)的方法。首先根據PCB和FPGA設計要求定義一套初始引腳布局，這樣利用與最終版本非常接近的引腳布局設計小組就可以盡可能早地開(kāi)始各自的設計流程。 如果在設計流程的后期由于PCB布線(xiàn)或內部FPGA性能問(wèn)題而需要進(jìn)行調整，在采用這一方法晨這些問(wèn)題通常也已經(jīng)局部化了，只需要在PCB或FPGA設計中進(jìn)行很小的設計修改。

　　步驟1： 評估設計參數

　　那么，從哪里開(kāi)始呢? 首先應當盡早制定I/O分配策略。 但沒(méi)有優(yōu)化工具或完整的網(wǎng)表，完成這一任務(wù)可能很困難。

　　首先，讓我們先回答幾個(gè)問(wèn)題來(lái)確定PCB物理參數和限制：

　　* PCB板有幾層、走線(xiàn)寬度以及過(guò)孔尺寸多大?

　　* PCB參數對可使用的FPGA封裝類(lèi)型(如BGA)有限制嗎?

　　* PCB上有沒(méi)有FPGA必須使用的固定接口位置? 其它芯片、連接器或布局限制?

　　* 哪些高速接口需要特別關(guān)注?

　　能否將布局策略可視化，從而保證最短互連?

　　你會(huì )發(fā)現畫(huà)一張PCB布局圖很有幫助。PCB布局圖上應當包括所有主要元器件以及關(guān)鍵接口和總線(xiàn)，從而可以幫助確定最佳的FPGA引腳分配。 請注意將元器件畫(huà)在PCB板的實(shí)際安裝面上。 標注出需要特別關(guān)注的接口，如高速總線(xiàn)和差分對(圖1)。

　　下一步，檢查FPGA器件的布局來(lái)了解芯片上的物理資源所在。 列出設計中使用的不同電壓和時(shí)鐘，開(kāi)始隔離設計需要的接口。 然后確定設計是否使用特殊的I/O接口資源，如千兆收發(fā)器(GT)、BUFR、IODELAY以及數字時(shí)鐘管理器。這些資源可能需要將有關(guān)的I/O引腳布署得盡量互相靠近。

　　現在需要確定設計中使用的PowerPC、DSP48和RAM16等FPGA資源的位置。 將連接到I/O組的任何相關(guān)I/O盡量置于盡相關(guān)資源最近的地方。 然后看一下能否將某些I/O信號組合到接口，這對于引腳分配很有幫助。 最后，確定FPGA的配置模式。