一種基于FPGA的高速超聲波采集模塊設計

由于超聲波檢測具有穿透力強，檢測靈敏度高等優(yōu)點(diǎn)，因而在航空航天、冶金造船、石油化工、鐵路等領(lǐng)域起著(zhù)廣泛的作用。一般采用超聲無(wú)損檢測技術(shù)的超聲探傷儀有模擬式和數字式之分，隨著(zhù)計算機技術(shù)、微電子技術(shù)及數字信號處理技術(shù)的發(fā)展，傳統的模擬式超聲探傷儀正逐漸被功能先進(jìn)的數字式超聲探傷儀所取代。

超聲波的回波信號是高頻信號，其中心頻率最高達到20 MHz以上，常用的超聲波探頭中回波信號的頻率一般為2.5～10 MHz，要使這樣的高頻信號數字化，系統就對模/數轉換電路提出了很高的要求。根據Shannon采樣定理和Nyquist采樣準則，在理想的數據采集系統中，為了使采樣信號不失真地復現輸入信號，采樣頻率至少是輸入信號最高頻率的兩倍。在實(shí)際使用中，為保證數據采集的準確度，應增加在每個(gè)輸入信號周期內的采樣次數，一般每周期采樣7～lO次。有些系統對采樣信號頻率的要求更高?，F有的模/數轉換電路方案在可靠性、功耗、采樣速度和精度上都存在諸多不足，不能滿(mǎn)足某些實(shí)際情況的需要，而大規模集成電路技術(shù)的發(fā)展為設計高速、高精度、高可靠性、低功耗的超聲信號采集方案提供了可能性。本文設計了一種采樣速率達100 MHz的超聲波采集模塊，并通過(guò)FPGA對采樣數據進(jìn)行壓縮后進(jìn)行數據緩存。

1 數字式超聲探傷儀原理

數字式超聲探傷儀結構框圖如圖1所示

數字化超聲探傷儀一般包括超聲發(fā)射單元、超聲接收單元、信號調理單元(包括放大、檢波、濾波等模擬信號處理環(huán)節)、模數(A/D)轉換單元、數據緩沖單元、數據處理單元、波形顯示單元以及系統控制與輸入/輸出單元(包括通信、鍵盤(pán)操作、報警等)。本文主要討論數字式超聲探傷儀中高速采集的關(guān)鍵技術(shù)與實(shí)現方法，涉及到A/D轉換單元和數據緩沖單元。

2 高速度、高精度采樣硬件結構

2.1 數據采集模塊的結構框圖

圖2給出本文數據采集模塊的硬件結構框圖，它由高速A/D數據轉換器、FPGA、時(shí)鐘電路、復位電路及電源電路組成。其中，A/D數據轉換器負責對模擬信號進(jìn)行采集轉換;FPGA負責采集控制、數據壓縮及數據緩沖。下面對A/D數據轉換器及FPGA進(jìn)行介紹。

2.2 AD9446簡(jiǎn)介

AD9446是一種16 b ADC，具有高達100 MSPS的采樣率，同時(shí)集成有高性能采樣保持器和參考電壓源。同大多數高速大動(dòng)態(tài)范圍的ADC芯片一樣，AD9446也是差分輸入，這種輸入方式能夠很好地抑制偶次諧波和共模信號的干擾。AD9446可以工作在CMOS模式和低電壓差分信號(LVD-S)模式，通過(guò)輸出邏輯控制引腳進(jìn)行模式設置。另外，AD9446的數字輸出也是可選擇的?？梢詾橹苯佣M(jìn)制源碼或二進(jìn)制補碼方式。在實(shí)際電路的PCB設計中，由于A(yíng)D9446是對噪聲敏感的模擬器件，所以在具體PCB設計時(shí)需做到以下幾個(gè)方面：A/D模擬電源單獨供電，模擬地與數字地單點(diǎn)接地，差分輸入線(xiàn)等長(cháng)，采用精確的參考電壓源等。

2.3 采集控制、數據壓縮及數據緩沖的FPGA實(shí)現

FPGA主要實(shí)現整個(gè)模塊的數據采集控制、數據壓縮及數據緩沖等功能。文中FPGA采用Xilinx公司的Spartan3E系列(XC3S500E)。這款FPGA芯片功能強大，I/O資源豐富，能夠滿(mǎn)足很多實(shí)際場(chǎng)合的需要。下面對其中數據采集控制、數據壓縮及數據緩沖FIFO的設計做出介紹。

2.3.1 數據采集控制

AD9446芯片的控制時(shí)序與傳統的低速A/D有所不同，它完全依靠時(shí)鐘來(lái)控制其采樣、轉換和數據輸出。AD9446通常在CLK第一個(gè)時(shí)鐘的上升沿開(kāi)始采樣轉換，并在經(jīng)過(guò)延遲tpd后，開(kāi)始輸出數據。而數據則在第13個(gè)時(shí)鐘到來(lái)時(shí)才出現在D15～D0端口上。圖3是AD9446工作在CMOS模式下的時(shí)序圖。

數字時(shí)鐘管理單元(DCM)是FPGA內部管理、掌控時(shí)鐘的專(zhuān)用模塊，能完成分頻、倍頻、去抖動(dòng)和相移等功能。通過(guò)FPGA的DCM可以很方便地對AD9446的時(shí)鐘輸入信號進(jìn)行掌控。在實(shí)際電路中需要注意的是要做到DCM倍頻輸出的時(shí)鐘信號與AD9446的時(shí)鐘輸入信號保持電平匹配。

下面給出調用DCM后時(shí)鐘輸出的VHDL語(yǔ)言描述：

2.3.2 數據壓縮

數據壓縮處理是對射頻信號高速采樣后進(jìn)行前置處理的重要環(huán)節之一，需要在保持超聲回波信號基本特征前提下對采樣數據進(jìn)行在線(xiàn)壓縮，而且要求壓縮后的數據與原始采樣信號的包絡(luò )相吻合。為此，在每次壓縮過(guò)程中，只取采樣所得的最大值，而舍棄其他采樣值。FPGA將計算所得采樣數據的壓縮比、探頭前沿延時(shí)計數值等數據送入相應的鎖存器，然后發(fā)出時(shí)序復位命令并發(fā)射，啟動(dòng)探頭延時(shí)計數，延時(shí)到后啟動(dòng)A/D采樣，同時(shí)壓縮比計數器開(kāi)始計數，在時(shí)鐘信號的控制下，每采樣一次，壓縮比計數器減1，并將當前采樣值與前次采樣值比較，如大于則保存，否則舍棄，直至壓縮比計數到零后，得到一個(gè)有效的采樣數據。同時(shí)壓縮比計數器自動(dòng)復位，重新開(kāi)始計數，其工作流程如圖4所示。

2.3.3 數據緩沖

為了解決前端數據采集與后端數據傳輸在速率上的不匹配問(wèn)題，在FPGA內部設置一塊數據緩沖FIFO，大小為8K×16 b，壓縮后的數據直接存儲到FIFO中，而微處理器對FIFO中數據的讀取通過(guò)中斷方式完成。數據緩沖FIFO通過(guò)core generator例化，只需要少量的讀/寫(xiě)控制邏輯就可以使FIFO正常工作，而且FIFO的大小可以在FPGA提供的RAM位數范圍內靈活設置。下面給出例化后的FIFO的VHDL語(yǔ)言描述：

保存在FIFO中的數據通過(guò)這些邏輯控制端口便于微處理器對其進(jìn)行讀取、清零等操作。

3 結語(yǔ)

設計的基于A(yíng)D9446的數據采集模塊采用FPGA實(shí)現數據采集控制、數據壓縮及數據緩沖等功能，簡(jiǎn)化了硬件電路，提高了模塊的可靠性和穩定性，并有利于模塊的功能升級。同時(shí)采用高速高精度模/數轉換器滿(mǎn)足了數字式超聲波探傷系統對數據采集精度方面的要求。另外，FP-GA對數據進(jìn)行的預處理，方便了微處理器對數據的調用和后處理。