1.9～5.7 GHz寬帶低噪聲BiCMOS LC VCO

　　隨著(zhù)無(wú)線(xiàn)通信事業(yè)的飛速發(fā)展，產(chǎn)生了多種通信技術(shù)標準，諸如Bluetooth，GSM，WiFi，ZigBee等，通信頻率也從數百兆赫到數千兆赫不等。從應用成本和性能角度來(lái)看，由于調諧范圍寬、可靠性高的射頻(RF)芯片具有廣泛的使用價(jià)值，所以是當前無(wú)線(xiàn)通信系統的設計熱點(diǎn)之一。而作為無(wú)線(xiàn)RF收發(fā)芯片的核心部件的壓控振蕩器(VCO)，其性能好壞直接關(guān)系著(zhù)RF芯片的質(zhì)量。因此，多標準的通信技術(shù)對VCO提出高性能要求：獲得更寬的調諧范圍和更低的相位噪聲(Nphase)。文獻[1]介紹了一種增益可調節的CMOS LC VCO，但調節范圍只有4.39～5.26 GHz，功耗為9.7 mW，在1 MHz偏頻處Nphase為-113.7 dBc／Hz。文獻[2]設計了一種采用正交耦合結構的CMOS VCO，其調諧范圍也僅為3.*.9 GHz，功耗為8 mW，在1 MHz偏頻處Nphase為-114 dBc／Hz。為了解決上述文獻帶寬較窄、Nphase值偏高的缺陷，特設計了一款0.35μm SiGe BiCMOS差分LC VCO。

　　1 LC VCO電路設計

　　1.1 低Nphase值VCO的設計方案

　　Nphase值是VCO電路的一項重要性能指標，通常定義為給定頻率處1 Hz帶寬內的噪聲信號功率與輸出信號總功率之比。在實(shí)際分析時(shí)常使用經(jīng)典的D．B．Leeson的相位噪聲L(Δω)計算式

　　式中：F為經(jīng)驗系數，不同的工藝有相應的取值范圍；k為玻爾茲曼常數；T為Kelvin溫度；Ps為信號功率；Δω為偏離頻率，Δω1／f3為振蕩器中有源器件的閃爍噪聲角頻率；ω0為振蕩信號角頻率；QL為L(cháng)C諧振腔品質(zhì)因數。Nphase主要由熱噪聲(thermal noise)和閃爍噪聲(flicker noise)組成，閃爍噪聲與VCO信號波形的對稱(chēng)性有關(guān)，可通過(guò)設計信號擺幅對稱(chēng)的VCO來(lái)改善閃爍噪聲，以減少對Nphase的影響，采用差分結構可使得輸出波形完全對稱(chēng)。由式(1)知，VCO的Nphase與QL的平方成反比的關(guān)系，當LC諧振腔的品質(zhì)因數增加時(shí)，就增強了對諧振頻率的選擇性，使諧振點(diǎn)處頻譜曲線(xiàn)變得更加尖銳，這就抑制了外部電路對VCO的Nphase的影響。要求設計時(shí)盡可能使用高Q值的片上電感。而基于微電子機械系統(MEMS)技術(shù)的片上螺旋電感，由于它采用降低損耗襯墊、減小金屬線(xiàn)圈損耗和構造三維立體結構等新技術(shù)，電感性能要優(yōu)于傳統的片上電感，同時(shí)Q值也得以提高，且其體積小、功耗低、易于片內集成。

　　表1為平面螺旋電感與MEMS多層螺旋電感性能對比，從表中可以看出，電感量相當的兩種工藝方法，MEMS多層螺旋電感在更低的工頻下具有較高的Q值。采用HFSS器件軟件設計工具對電感進(jìn)行了建模仿真，獲得該電感在4.0 GHz時(shí)的電感值L≈1.04 nH，Q≈11.3?，F代通信系統要求VCO具有更高的頻率，這樣對VCO在更高頻率處的Nphase值要求就更高，其頻率一般高于VCO的拐角頻率，會(huì )導致熱噪聲成為Nphase值的主要來(lái)源。VCO電路中熱噪聲主要與尾電流有關(guān)，尾電流增大，熱噪聲會(huì )隨之增加，反之則減小，但一味地減小尾電流將使電路輸出信號擺幅過(guò)小，甚至造成電路工作不穩定，以致停振。因此設計中對負阻電路的跨導作了優(yōu)選，使電路擁有足夠大的振蕩幅度時(shí)，不致產(chǎn)生過(guò)量的熱噪聲而引起Nphase值增大。

　　1.2 VCO電路結構

　　所設計的LC VCO電路拓撲結構如圖1(a)所示。其中M1，M2為交叉PMOS管結構，構成負阻環(huán)節；M3，M4及IBl構成尾電流鏡電路，為了減小該電路的1／f噪聲對VCO的L(△ω)的影響，通常使用PMOS管構成，原因是PMOS管比NMOS管有更低的閃爍噪聲拐角頻率，同時(shí)M3，M4的寬長(cháng)比一般較大，這樣可以改善低頻率閃爍噪聲；L1～L4，CV，M5，M6及電容降列構成了LC諧振腔。圖1(b)為電容開(kāi)關(guān)陣列內部結構，其中C1，C2為電容陣列。通過(guò)切換以實(shí)現多波段VCO，該方法使用3只NMOS管控制電容的斷開(kāi)或閉合，當UC1，2為高電平時(shí)，NMOS處于導通狀態(tài)，電容陣列處于開(kāi)啟狀態(tài)，相反UC1，2為低電平時(shí)，電容陣列處于關(guān)閉狀態(tài)，從而實(shí)現多波段切換；設計時(shí)波段切換除了采用電容陣列外，還使用開(kāi)關(guān)電感器來(lái)實(shí)現更大范圍的波段切換，兩只NMOS管M5，M6用于電感器的開(kāi)關(guān)切換，當UL給出關(guān)閉信號時(shí)，M5，M6相當于短路，此時(shí)的電感為L(cháng)1或L4，當UL給出開(kāi)啟信號時(shí)，M5，M6相當于斷路，此時(shí)的電感量相當于L1與L2或L3與L4之和；CV為累積型MOS電容，與普通變容二極管相比，其具有較大的調諧范圍與較好單調性，設計中MOS電容在0～3.3 V的調諧電壓下，電容量變化范圍為0.7～1.4 pF。Q1，Q2和恒流源IB2，IB3構成輸出緩沖器，目的是將信號進(jìn)行放大。另外，圖1(a)中Q1，Q2為BJT，其他均為CMOS器件，這樣通過(guò)采用SiGe BiCMOS技術(shù)，提高了緩沖器的工作速度及驅動(dòng)能力，在VCO振蕩波形緩沖輸出的同時(shí)還減小了外部電路對VCO振蕩環(huán)節的噪聲干擾。

　　2 流片制作及實(shí)測結果分析

　　采用0.35μm SiGe BiCMOS工藝，且用高摻雜襯底來(lái)降低閂鎖效應，對所設計的VCO電路進(jìn)行工藝流片，芯片照片如圖2所示，整個(gè)芯片尺寸為1.2 mm×1.4 mm，電路版圖設計主要考慮降低寄生電感、電容參數及其敏感性，同時(shí)減小輸出波形失真并盡量保證布局的對稱(chēng)性。由于振蕩器結點(diǎn)處的寄生效應直接影響壓控振蕩器的性能指標，所以為減小金屬層與襯底之間的寄生電容，直接采用頂層金屬層作為振蕩器結點(diǎn)的連接層。另外，通過(guò)加厚金屬層厚度來(lái)增大電流，從而抑制寄生電容。為了優(yōu)化芯片設計，開(kāi)關(guān)電容陣列放置于輸出端和兩個(gè)電阻之間。

　　工藝流片在江蘇省電工電子學(xué)重點(diǎn)實(shí)驗室進(jìn)行，實(shí)驗條件和測試過(guò)程為：先將LC VCO芯片經(jīng)鍵合線(xiàn)與PCB板相連，再把PCB板固定在A(yíng)l基座上，然后焊接片外元器件于PCB板上，最后將振蕩輸出信號經(jīng)SMA接插件與測量?jì)x器、儀表相連接。使用國產(chǎn)華博WS-100B電子電路實(shí)驗設備進(jìn)行測試，并用美國泰克tektronix TDS5034B數字示波器顯示振蕩波形并測試頻率等參數。MOS器件寬長(cháng)比及電容電感之值如表2所示。表中(W／L)1， (W／L)2， (W／L)3， (W／L)4～6分別為M1，M2，M3，M4～M6的寬長(cháng)比。通過(guò)變換電容陣列及開(kāi)關(guān)電感等參數，共測出6組波段：1.9～2.1 GHz，2.1～2.4 GHz，2.4～3.0 GHz，3.0～3.4 GHz。3.4～4.2 GHz，4.2～5.7 GHz。當電容陣列與電感全為關(guān)閉狀態(tài)時(shí)，電路獲得4.2～5.7 GHz連續可調諧的輸出信號，反之，當電容陣列與電感全為開(kāi)啟狀態(tài)時(shí)，電路獲得1.9～2.1 GHz的最低頻率輸出信號，如圖3所示。這6組波段是連續可調的，因而構成了1.9～5.7 GHz的連續、可調的帶寬范圍。

　　圖4是所設計的VCO電路工作在2.4 GHz時(shí)的兩路差分輸出仿真實(shí)驗波形。由圖4可見(jiàn)，當電源電壓為3.3 V時(shí)，電路經(jīng)21 ns后進(jìn)入穩定振蕩狀態(tài)，此時(shí)所設計的VCO的核電流約為1.8 mA，輸出電壓擺幅達到3.6 UP-P(UP-P為輸出電壓峰-峰值)，從圖上明顯可見(jiàn)，波形對稱(chēng)性良好。圖5是所設計的VCO在中心頻率為2.4 GHz、偏離中心頻率1 kHz～1 MHz時(shí)獲得的仿真與實(shí)測相位噪聲(Nphase)曲線(xiàn)對比情況。根據曲線(xiàn)圖可知，在偏離中心頻率1 MHz處，所設計的VCO的仿真Nphase值為-110.35 dBc／Hz，實(shí)測Nphase值為-111.64 dBc／Hz，此實(shí)測數據比文獻[1]的-113.70 dBc／Hz降低了2.06 dBc／Hz，比文獻[2]的-114.00 dBc／Hz降低了2.36 dBc／Hz。表3給出了文獻[1-2]及所設計的VCO的仿真與實(shí)測數據比較情況，其中fW表示帶寬；tPD表示起振時(shí)延；DP表示起振時(shí)延一功耗PD。由表3數據易見(jiàn)，所設計的VCO的頻率范圍、相位噪聲都比文獻[1-2]有所改善，雖然實(shí)測功耗PD比文獻[1-2]略大3～4 mW，但起振時(shí)延比文獻[1-2]小了約24 ms。而綜合性能指標——起振時(shí)延-功耗積DP卻比文獻[1-2]約小100 pJ，足以驗證了所設計的LC VCO電路在高速、低功耗性能方面的優(yōu)勢。

　　3 結論

　　運用臺積電(TSMC)0.35 μm SiGe BiCMOS進(jìn)行工藝設計，并實(shí)驗驗證了一種集成多波段、低噪聲的差分BiCMOS LC VCO。所設計的VCO采用開(kāi)關(guān)電容陣列和開(kāi)關(guān)電感，以達到加寬頻帶的目的；另外優(yōu)選LC諧振腔負阻跨導，使之工作在最佳振蕩狀態(tài)；另外，文中選用高Q值的MEMS多層片上螺旋電感，有效地降低了Nphase值。對所設計的LC VCO先進(jìn)行了版圖優(yōu)化設計，優(yōu)化措施包括降低閂鎖效應、抑制寄生電容等，然后做了工藝流片和硬件電路以及仿真實(shí)驗。比較實(shí)測結果，從而說(shuō)明了所設計的LC VCO可工作在6種頻率范圍內，從最低頻率1.9 GHz到最