搖擺在串行/并行模式間的I/O接口

很早以前，模/數轉換器(ADC)曾采用簡(jiǎn)單的并行接口，例如TTL或高電平CMOS。其中，很多轉換器可以把轉換時(shí)間縮短到零：即轉換在開(kāi)始時(shí)就即刻完成，而且轉換結果得以保持——因為他們的并行輸出寄存器在下個(gè)轉換周期之前是保持不變的。數/模轉換器(DAC)有類(lèi)似的并行緩沖輸入。

就我個(gè)人的經(jīng)驗來(lái)看，在那些工具粗糙且接口非無(wú)縫(包含非常多的膠合邏輯)的日子里，這樣的靜態(tài)全寬度輸入有助于簡(jiǎn)化某些輸入硬件/軟件的調試步驟。我們可以利用邏輯分析儀、示波器或甚至電壓表，以手工方式檢查轉換器的輸出。

對于8位甚至10位分辨率的轉換器來(lái)說(shuō)，這種接口包含的大量IC引腳并不是一個(gè)大問(wèn)題。但隨著(zhù)轉換器分辨率上升到12、16、18甚至更多的位，這樣的并行路徑在封裝和PCB空間方面帶來(lái)了一些問(wèn)題，對轉換器和相關(guān)的處理器來(lái)說(shuō)都是如此，而且，保持信號完整性的任務(wù)也很艱巨。因而，一些制造商轉而采用串行化并行接口模式。

當然，對今天的密集電路來(lái)說(shuō)，更好的解決方案是采用一種高速串行接口，以一種單一信號路徑的形式把數據泵出或抽入。這種情況下電平也會(huì )改變，許多時(shí)候會(huì )從高電平單端信號轉變?yōu)榈蛪翰顒?dòng)信令(LVDS)。

如果可以支持所要求的串行時(shí)鐘速率，由于裸片和封裝尺寸及占據的板空間較小，這種方案可以節省大量成本。同時(shí)，信號線(xiàn)數量的減少也會(huì )降低PCB布線(xiàn)的難度，進(jìn)而降低了信號完整性的挑戰。

但即使是現有的I/O標準也面臨著(zhù)挑戰。

在2006年4月獲得批準的Jedec串行接口標準(JESD204)與許多FPGA高速接口兼容。凌力爾特公司發(fā)布了一款16位的、每秒80M次采樣率的ADC LTC2274，聲稱(chēng)該轉換器是首款滿(mǎn)足這個(gè)雙線(xiàn)、8b/10b編碼標準的產(chǎn)品。這個(gè)串行接口與FPGA配合使用可以實(shí)現體積更小的高性能系統。

但在這個(gè)領(lǐng)域中，一切都是發(fā)展變化的。面對帶有大量高速信道的應用系統，例如物理實(shí)驗中或高端MRI掃描儀中的專(zhuān)用檢測器陣列，設計者可能會(huì )想：“或許我可以并行使用多個(gè)轉換器和FPGA，從而得到若干信道數量并實(shí)現高吞吐率?！被蛟S和多年前一樣，我們開(kāi)始使用多組并行路徑，存在的差別只是現在時(shí)鐘速度大大提高了。

借用一句老話(huà)，有時(shí)候，舊事物又重新變成新事物。