基于FPGA的TDICCD8091 驅動(dòng)時(shí)序電路設計

3.2 時(shí)序仿真結果

時(shí)序設計采用Altera公司的Quartus Ⅱ作為開(kāi)發(fā)平臺，EP3C25Q240為硬件平臺?？偟臅r(shí)序仿真結果如圖5所示，結果表明所有仿真信號滿(mǎn)足2.2節中的信號要求;圖6為FPGA上測得V1、V2的相位關(guān)系，圖7為FPGA上測得H1、H2相位關(guān)系，結果表明相位關(guān)系正確，能夠保證每個(gè)時(shí)刻至少有一個(gè)高電平和一個(gè)低電平，保證像元電荷的正常讀出。

4 結語(yǔ)

時(shí)序在硬件電路中成功驅動(dòng)了TDICCD8091工作，驗證了軟硬件的正確性和準確性。程序設計利用同步時(shí)鐘控制全局電路的思想，避免競爭與冒險，提高了程序的可靠性;采用模塊化設計思想提高程序的可重用性、可測試性、可讀性及可維護性;狀態(tài)機的設計方法提高了程序運行的穩定性。