工程師分析高速數字電路中電源系統的電磁兼容

電源系統的電磁干擾方式

電源干擾的復雜性原因之一是包含了許多可變的因素。首先，電源干擾可以以“共?！被颉安钅！狈绞酱嬖?，這是根據電磁干擾噪聲對于電路作用的形態(tài)來(lái)進(jìn)行劃分的，如圖1所示。任何電路中都存在共模和差模電流。共模和差模電流決定了傳播的電磁能量的大小。如果給定一對導線(xiàn)，一個(gè)返回參考平面，那么這兩種模式中至少有一種將會(huì )存在，但通常是共存。一般來(lái)說(shuō)，差模信號攜帶數據或有用信息，而共模信號是差模信號的負面效果，不包含有用信息，是輻射的主要來(lái)源，解決起來(lái)相當的麻煩。

電源系統的電磁干擾類(lèi)型

造成電源干擾復雜性的第二個(gè)原因是干擾表現的形式很多，從持續期很短的尖峰干擾直至電網(wǎng)完全失電，其中也包括了電壓的變化(如電壓跌落、浪涌和中斷)、頻率變化、波形失真(包括電壓和電流的)、持續噪聲或雜波，以及瞬變等。我們根據國內外的抗擾度測試的一系列標準和實(shí)際應用中常常出現的問(wèn)題，總結了電源干擾的常見(jiàn)起因，如表1所示。

電磁干擾的途徑

從電磁兼容標準來(lái)說(shuō)，電磁干擾基本上被分成傳導噪聲和輻射噪聲。這也是一種直觀(guān)分類(lèi)，一種是接觸性的干擾，一種是非接觸性。電磁干擾就其實(shí)際作用于電路的機理有四種傳輸方式：傳導耦合，電磁場(chǎng)耦合，磁場(chǎng)耦合和電場(chǎng)耦合，如圖1所示。電源系統的板級電磁兼容設計

在實(shí)際的電路設計中，要達到這兩個(gè)目的已經(jīng)越來(lái)越復雜了。在高速數字電路系統中，信號完整性問(wèn)題變得非常的突出。一個(gè)非常重要的問(wèn)題就是電源分配系統的軌道塌陷(Rail Collapse)。由于電源技術(shù)呈現出低電壓、開(kāi)關(guān)電源開(kāi)關(guān)頻率高頻化等一些不利于解決信號完整性的狀況，電源完整性被作為一個(gè)新的研究方向被提了出來(lái)。 通常電源完整性問(wèn)題主要有兩個(gè)途徑來(lái)解決：優(yōu)化電路板的層疊設計及布局布線(xiàn)和增加去耦電容。

去耦電容的PCB設計

在印制電路板上，芯片-盤(pán)墊-走線(xiàn)所形成的環(huán)路電流所造成的電感則大得多。連接去耦電容到電源軌道的走線(xiàn)電感要比電容上的寄生電感明顯要大。通常的經(jīng)驗數據是走線(xiàn)電感為10nH/in.。因此當其被安裝到這種高電感的安裝結構中，一個(gè)低電感電容的高頻去耦性能會(huì )顯著(zhù)的降低。普通的表貼電容的ESL基本都是nH級的，而走線(xiàn)、焊盤(pán)設計所帶來(lái)的寄生電感的增加要比電容自身的 ESL 明顯得多。在現在的高頻去耦應用中，最小化環(huán)路電感也是至關(guān)重要的。一種最小化環(huán)路電感的方式是減少環(huán)路區域的大小。對布局來(lái)說(shuō)，將電源軌道走得越近越好，甚至是將電源軌道走在IC之下，這樣就可以減少環(huán)路區域的面積。盡管如此，對高頻去耦來(lái)說(shuō)，其性能還是會(huì )受限于走線(xiàn)和電源軌道的電感。通過(guò)使用過(guò)孔在盤(pán)墊中的方式，環(huán)路電感還可以進(jìn)一步的降低。

在最優(yōu)的盤(pán)墊設計下，主導電感的是過(guò)孔和電容的高度。過(guò)孔就像是一個(gè)天然的電感線(xiàn)圈一樣。過(guò)孔的電感值正比于其長(cháng)度和直徑。通過(guò)一個(gè)過(guò)孔(8mil)穿過(guò)60mil的電路板連接一個(gè)去耦電容能夠增加1nH的電感。此外，電流傳送的垂直距離會(huì )增加環(huán)路的大小從而增加電感量。最優(yōu)的盤(pán)墊設計和最小化電容頂部到電源和地層的距離，這樣和去耦電容相關(guān)的電感就被減到最小。

結束語(yǔ)

快速的信號邊沿變化使得電路信號產(chǎn)生振鈴、反射、串擾、地彈等許多信號完整性問(wèn)題。而且，這個(gè)問(wèn)題越來(lái)越嚴重。隨著(zhù)電路中器件和芯片工作環(huán)境的惡化，電源受到的影響非常嚴重，電源系統的電磁兼容性設計變得更加富有挑戰性和研究?jì)r(jià)值。希望本文能為廣大設計者帶來(lái)啟迪。