FPGA+DSP協(xié)同平臺設計之調試技巧和注意事項

1 FPGA和DSP的隔離調試技術(shù)

作為雙芯片的協(xié)同系統，調試的開(kāi)始階段需要對每個(gè)芯片進(jìn)行單獨測試。這種情況下就需要避免另外一個(gè)芯片對調試產(chǎn)生影響，比較好的辦法就是讓它停止工作。

對于FPGA芯片，如果沒(méi)有進(jìn)行配置，那么所有的管腳都處于高阻狀態(tài)。由于高阻態(tài)沒(méi)有驅動(dòng)能力，所以不會(huì )對DSP產(chǎn)生直接的影響。但是在某些情況下，會(huì )產(chǎn)生間接的影響。

例如，很多DSP會(huì )在系統復位的時(shí)候讀取某些地址信號來(lái)確定啟動(dòng)后的工作模式。如果這些信號連接到了FPGA的管腳上，那么上電后這些信號就會(huì )處于不確定的狀態(tài)。如果處于錯誤的電平狀態(tài)，就會(huì )對DSP產(chǎn)生很大的影響。

解決的辦法就是通過(guò)上拉或者下拉電阻來(lái)保證這些處于高阻態(tài)的信號處于正常的狀態(tài)，如圖11.10所示。這樣，在FPGA的管腳處于高阻狀態(tài)的時(shí)候，管腳會(huì )被上拉到高電平或者下拉到低電平。

圖1 雙端口RAM模塊

DSP芯片和FPGA芯片不同，即使在沒(méi)有進(jìn)行配置的情況下，有些管腳也會(huì )處于輸出狀態(tài)，比如地址信號和控制信號。那么在單獨調試FPGA芯片的時(shí)候，就要考慮到這些管腳是否會(huì )對FPGA產(chǎn)生影響。

特別是沒(méi)有用到(unused)的FPGA管腳，有些系統默認的狀態(tài)是低電平。這些管腳如果和DSP的輸出管腳連接到一起，就會(huì )出現總線(xiàn)的沖突情況。因此，在工程項目設置的時(shí)候，要將UNUSED PIN指定為高阻態(tài)或者INPUT模式。2 FPGA測試點(diǎn)的設計

FPGA芯片的管腳資源一般都很豐富，除了滿(mǎn)足系統應用外，還會(huì )剩余部分管腳沒(méi)有指定功能。這些剩余的管腳用來(lái)做測試點(diǎn)會(huì )方便系統的調試。

例如，DSP的地址和數據信號都屬于高速信號，如果直接在這些信號上加測試點(diǎn)測試會(huì )影響到信號的波形質(zhì)量。特別是BGA封裝的DSP芯片，這些管腳不能用示波器設備的探頭或表筆直接測量。而且，板上的測試點(diǎn)太多也會(huì )影響布線(xiàn)的質(zhì)量和美觀(guān)。

充分利用FPGA的靈活性，可以將需要測試的信號指定到某個(gè)測試點(diǎn)上。這樣就不需要直接測試這些信號點(diǎn)，而是通過(guò)測試點(diǎn)進(jìn)行間接的測量。

如圖2所示，如果需要測試DSP的信號ADDR[15]和DATA[0]，可以把這兩個(gè)信號在FPGA內部指定到測試點(diǎn)T1、T2。只要直接測試T1、T2就可以了。

此外，這些測試點(diǎn)還可以用來(lái)做功能擴展。因為這些測試點(diǎn)都是雙向的普通I/O，可以作為連接器信號和其他板卡或者系統互聯(lián)。

3 借助FPGA的內部邏輯分析儀來(lái)輔助調試

在前面的章節中曾經(jīng)介紹過(guò)FPGA的內部邏輯分析儀功能，如Altera公司的Signal TAPII和Xilinx公司的Chip Scope等。這些工具可以用來(lái)測試FPGA運行狀態(tài)下信號的變化情況，特別是總線(xiàn)的運行狀態(tài)。

在FPGA+DSP的系統中，DSP的很多信號需要連接到FPGA的管腳。利用內部邏輯分析儀功能，就可以通過(guò)FPGA來(lái)觀(guān)察這些信號的時(shí)序和狀態(tài)，提高了調試的可視化程度。