為功耗敏感應用選擇最佳的低功耗、低成本FPGA

功耗敏感應用的設計人員如今面對前所未有嚴格的系統總體功耗限制、規范和標準。與此同時(shí)，這類(lèi)應用所要求的功能、性能和復雜度正不斷增加，但卻不能以增加電池消耗和成本作為代價(jià)。對大多數工程決定來(lái)說(shuō)，確定最佳的器件取決于功耗、性能、邏輯和I/O數量方面的設計約束。由于基于Flash的非易失性FPGA不需要數百萬(wàn)耗電的SRAM配置數據存儲單元，其靜態(tài)功耗較之于基于SRAM的解決方案低很多，因而成為功耗敏感應用的理想器件。

可選的解決方案

以前，大多數設計人員依賴(lài)ASIC來(lái)滿(mǎn)足設計中的低功耗約束，而不是采用FPGA。由于開(kāi)發(fā)周期較長(cháng)、NRE高、缺乏應對標準變化及后期設計修改靈活性差，采用硬連線(xiàn)的ASIC風(fēng)險較高，對產(chǎn)品生命周期較短的應用不太實(shí)際。隨著(zhù)競爭加劇，上市時(shí)間對產(chǎn)品的成敗越來(lái)越重要，PLD逐漸成為首選的解決方案。事實(shí)上，越來(lái)越多的設計人員開(kāi)始發(fā)現，為適應不斷演進(jìn)的標準、縮短開(kāi)發(fā)周期并達到下一代前沿半導體產(chǎn)品所要求的封裝和功耗指標，必須采用低功耗的可編程解決方案。

當然，并非所有的可編程邏輯技術(shù)都能很好地滿(mǎn)足低功耗要求。事實(shí)上，當今市場(chǎng)上某些“低功耗”FPGA的電流消耗高達30mA，這通常比典型的功耗敏感電池供電應用所能容忍的耗電量還要1到2個(gè)數量級?；赟RAM技術(shù)的器件在上電啟動(dòng)時(shí)還會(huì )產(chǎn)生浪涌電流，并在系統初始化期間出現加載配置數據的功率尖峰，這會(huì )導致額外的電池消耗?；?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/Flash">Flash技術(shù)的單芯片器件不需要外接配置數據器件(如啟動(dòng)PROM或微控制器) 來(lái)完成每次上電啟動(dòng)的編程加載工作，并具有上電即用功能，無(wú)需外部器件的協(xié)助就可完成系統上電。去除SRAM FPGA所需的額外部件，不僅可減少電路板空間和系統功耗，還能提高可靠性，簡(jiǎn)化庫存管理，將整體系統成本降低多達70%。

采用Flash*Freeze技術(shù)的IGLOO PLUS系列FPGA。

但是，繼續降低器件電源電壓(Vcc)的日子已不復存在。不僅如此，由于基于SRAM技術(shù)的FPGA晶體管密度極高，每一次半導體工藝節點(diǎn)的縮小都意味著(zhù)靜態(tài)功耗的增加，因為工藝節點(diǎn)縮小后，量子隧道效應和亞閾區泄漏之類(lèi)的問(wèn)題變得更加嚴重。這對面向功耗敏感應用的器件是個(gè)實(shí)實(shí)在在的挑戰。隨著(zhù)漏電流增加，靜態(tài)功耗開(kāi)始成為功耗的主要部分，因此靜態(tài)功耗成為人們最關(guān)心的問(wèn)題。

由于不需要數百萬(wàn)SRAM配置數據存儲單元，基于Flash的非易失性FPGA的靜態(tài)功耗比基于SRAM的解決方案要低很多。因此，基于Flash的非易失性FPGA是低功耗應用的理想器件。事實(shí)上，在市面上基于Flash的低成本FPGA中，設計人員可以選擇專(zhuān)門(mén)針對功耗、速度和I/O以及功耗及成本敏感應用的基本設計要求進(jìn)行了優(yōu)化的產(chǎn)品。

Actel公司高級產(chǎn)品市場(chǎng)經(jīng)理Hezi Saar。