理解FPGA中的壓穩態(tài)及計算壓穩態(tài)的方法
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結論
信號在不相關(guān)或者異步時(shí)鐘域電路之間傳輸時(shí)，會(huì )出現壓穩態(tài)問(wèn)題。亞穩態(tài)失敗平均時(shí)間間隔與器件工藝技術(shù)、設計規范和同步邏輯的時(shí)序余量有關(guān)。FPGA 設計人員可以通過(guò)增大tMET ，采用增加同步寄存器時(shí)序余量等設計方法來(lái)提高系統可靠性，增大亞穩態(tài)MTBF。Altera 確定了其 FPGA 的MTBF 參數，改進(jìn)器件技術(shù)，從而增大了亞穩態(tài)MTBF。使用Altera FPGA 的設計人員可以利用Quartus II 軟件功能來(lái)報告設計的亞穩態(tài)MTBF，優(yōu)化設計布局以增大MTBF。
致謝
■ Jennifer Stephenson，應用工程師，軟件應用工程技術(shù)組成員， Altera 公司。
■ Doris Chen，軟件和系統工程高級軟件工程師， Altera 公司。
■ Ryan Fung，軟件和系統工程技術(shù)組資深成員， Altera 公司。
■ Jeffrey Chromczak，軟件和系統工程資深軟件工程師， Altera 公司。
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