基于FPGA的PXA270外設時(shí)序轉換接口設計

　　1 引言

　　ARCNET協(xié)議應用于高速動(dòng)車(chē)組列車(chē)通信網(wǎng)絡(luò )時(shí)，產(chǎn)生中央控制單元處理器PXA270與專(zhuān)用協(xié)議控制器件COM20020相連的時(shí)序不匹配問(wèn)題，若用通用數字電路模塊進(jìn)行時(shí)序轉換，PXA270需占用PXA270專(zhuān)門(mén)的資源(CPU時(shí)間片)對 COM20020的寄存器、數據包緩沖區進(jìn)行低速讀寫(xiě)訪(fǎng)問(wèn)(對COM20020的相鄰兩次讀操作相隔至少300 ns)，這樣將增加處理器的負擔?；谶@種現狀，提出一種基于FPGA的PXA270外設時(shí)序轉換接口設計方案，以FPGA為橋梁進(jìn)行時(shí)序轉換，并增加存儲器直接訪(fǎng)問(wèn)DMA(Direct Memory Aeeess)功能，即FPGA自動(dòng)完成數據包的收發(fā)工作，PXA270則只需高速讀寫(xiě)訪(fǎng)問(wèn)FPGA中的同步雙口RAM。

　　2 時(shí)序轉換接口整體設計

　　2．1 FPGA對外接白

　　采用FPGA連接PXA270處理器與外設以解決PXA270處理器與外設直接連接時(shí)的時(shí)序不匹配問(wèn)題。如圖1所示，FPGA從PXA270處理器獲得地址總線(xiàn)(ADDRBUS[17..14]， ADDRBUS[9..0])，片選信號(SYSCS5)，讀允許(SYSOE)，寫(xiě)允許(SYSWE)，并提供雙向數據端口DATABUS[7..0] (可根據實(shí)際應用修改為32位或16位等)，中斷(interrupt)；同時(shí)，FPGA向COM20020提供特定的總線(xiàn)接口，包括 COM20020_DS，COM20020_CS，COM20020_DIR，COM20020_DATABUS [7..0]，COM20020_ADDRBUS[2..0]等。

　　2．2 內部功能實(shí)現

　　PXA270和外設之間的連接是將FPGA中的雙口RAM作為數據中轉站，以此間接相連。該設計由以下4個(gè)功能模塊組成。

　　(1)PXA270對外設指定寄存器單次寫(xiě)操作PXA270先將所要寫(xiě)的數據送人雙口RAM，然后PXA270向FPGA的命令寄存器寫(xiě)入對該外設指定寄存器的單次寫(xiě)指令，然后FP-GA根據接收到的命令將RAM中的數據輸出到外設數據總線(xiàn)，同時(shí)給出對外設的寫(xiě)時(shí)序。

　　(2)PXA270對外設指定寄存器單次讀操作PXA270先向FPGA的命令寄存器寫(xiě)入對該外設指定寄存器的單次讀指令，此時(shí)，FPGA給出對外設的讀時(shí)序，并驅動(dòng)RAM的地址總線(xiàn)、寫(xiě)時(shí)鐘等信號，將外設數據總線(xiàn)上的數據傳送到RAM中。再延時(shí)1μs，PXA270從RAM中讀出數據。

　　(3)PXA270對外設批數據寫(xiě)操作與單次寫(xiě)操作不同的是，PXA270需先將所要寫(xiě)入的數據存儲到RAM的連續空間，然后向FPGA的命令寄存器寫(xiě)入批數據寫(xiě)操作指令，FP-GA根據接收到的命令將RAM中的數據分次送至外設數據總線(xiàn)，且需保證向COM20020的寫(xiě)時(shí)序與之同步。

　　(4)PXA270對外設批數據讀操作 由FPGA給出對外設的連續多次讀時(shí)序將外設中的數據送人RAM，完成存儲工作。PXA270等待批數據讀完成中斷發(fā)生后對RAM進(jìn)行連續讀。

　　3 功能模塊設計

　　3．1 時(shí)序發(fā)生模塊設計

　　COM20020有80xx-like和68xx-like兩種總線(xiàn)訪(fǎng)問(wèn)方式。這里中實(shí)現68xx-like訪(fǎng)問(wèn)方式，圖2為其讀寫(xiě)訪(fǎng)問(wèn)時(shí)序。

　　讀寫(xiě)時(shí)序的共同要求為：片選信號CS必須先于DS至少5 ns，并且只允許在DS無(wú)效之后CS才能恢復為高電平；讀寫(xiě)方向信號DIR應在DS有效前至少10 ns建立；DS高電平寬度不小于20 ns。兩者的不同要求：寫(xiě)時(shí)序的地址總線(xiàn)先于操作脈沖DS至少15 ns建立，DS低電平不小于20 ns，數據總線(xiàn)有效數據必須在DS變高之前至少30 ns建立，保持至DS變高后至少10 ns；而讀時(shí)序的地址總線(xiàn)先于片選信號至少15 ns建立，DS低電平不小于60 ns，DS變低到數據總線(xiàn)數據有效的間隔最大為40 ns，DS變高到數據總線(xiàn)高阻抗的間隔最大為20 ns，這是COM20020作為數據輸出方給訪(fǎng)問(wèn)設備提供的特性。針對以上讀寫(xiě)時(shí)序的要求，具體設計如下：DIR在一次操作中只有高或低電平一種可能，通過(guò)命令寄存器在操作前事先給出，而后給出使能信號，DS在CS有效之后變低，而在CS無(wú)效之前變高，以便數據可靠鎖存。