基于CPLD/FPGA的VHDL語(yǔ)言電路優(yōu)化設計
VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標準硬件描述語(yǔ)言,是隨著(zhù)可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來(lái)的。它是一種面向設計、多層次的硬件描述語(yǔ)言,是集行為描述、RTL描述、門(mén)級描述功能為一體的語(yǔ)言,并已成為描述、驗證和設計數字系統中最重要的標準語(yǔ)言之一。由于VHDL在語(yǔ)法和風(fēng)格上類(lèi)似于高級編程語(yǔ)言,可讀性好,描述能力強,設計方法靈活,可移植性強,因此它已成為廣大EDA工程師的首選。目前,使用VHDL語(yǔ)言進(jìn)行CPLD/FPGA設計開(kāi)發(fā),Altera和Lattice已經(jīng)在開(kāi)發(fā)軟件方面提供了基于本公司芯片的強大開(kāi)發(fā)工具。但由于VHDL設計是行為級設計,所帶來(lái)的問(wèn)題是設計者的設計思想與電路結構相脫節,而且其在設計思路和編程風(fēng)格等方面也存在差異,這些差異會(huì )對系統綜合后的電路整體性能產(chǎn)生重要的影響。
在VHDL語(yǔ)言電路優(yōu)化設計當中,優(yōu)化問(wèn)題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD/FPGA的資源利用率優(yōu)化,即用盡可能少的片內資源實(shí)現更多電路功能;速度優(yōu)化是指設計系統滿(mǎn)足一定的速度要求,即用更多的片內資源換取更快的處理速度,常用于視頻信號采集系統和通信系統之中。面積優(yōu)化和速度優(yōu)化通常是一對矛盾,一般情況下,速度指標是首要的,在滿(mǎn)足速度要求的前提下,盡可能實(shí)現面積優(yōu)化。因此,本文結合在設計超聲探傷數據采集卡過(guò)程中的CPLD編程經(jīng)驗,提出串行設計、防止不必要鎖存器的產(chǎn)生、使用狀態(tài)機簡(jiǎn)化電路描述、資源共享,利用E2PROM芯片節省片內資源等方法對VHDL電路進(jìn)行優(yōu)化。
1 VHDL電路優(yōu)化設計的方法
優(yōu)化設計是可編成邏輯設計的精華所在,如何節省所占用的面積、如何提高設計的性能是可編成邏輯設計的核心,這兩點(diǎn)往往也成為一個(gè)設計甚至項目成敗的關(guān)鍵因素。下面結合超聲探傷數據采集卡設計過(guò)程中,并基于A(yíng)ltera公司的EPM7192 CPLD芯片的編程經(jīng)歷來(lái)論述VHDL電路的優(yōu)化方法。
1.1 采用串行設計代替并行設計
串行設計是指把原來(lái)單個(gè)時(shí)鐘周期內完成的并行操作的邏輯功能分割出來(lái),提取相同的功能單元,在時(shí)間上分時(shí)復用這些功能單元,在滿(mǎn)足系統速度要求的前提下,用多個(gè)時(shí)鐘周期來(lái)完成單個(gè)時(shí)鐘周期即可完成的功能。
根據項目的要求,超聲探傷數據采集卡要有5個(gè)模擬通道,每隔125μs就會(huì )采集到330個(gè)點(diǎn)。如果等5個(gè)超聲通道采樣結束后再進(jìn)行數據處理和傳輸,幾乎是不可能滿(mǎn)足該超聲探傷系統的實(shí)時(shí)性要求,而且數據量也遠遠超過(guò)ARM板上總線(xiàn)接口的傳輸速率2 MB/s。對于這么高的實(shí)時(shí)性要求,最好的解決辦法是在CPLD內部進(jìn)行數據壓縮,即邊采集邊壓縮,以滿(mǎn)足系統使用的ARM板的總線(xiàn)速率要求。經(jīng)過(guò)系統*估,每個(gè)超聲通道只需保留一個(gè)最大值即可滿(mǎn)足系統的性能要求。在這里,通過(guò)在三個(gè)8位數A,B,C中找出最大值的例子來(lái)說(shuō)明串行設計方法的優(yōu)勢,代碼如下所示。
程序一是用并行方法設計,而程序二是采用串行方法設計。從表1的實(shí)驗數據可見(jiàn),采用串行方法以后,電路的優(yōu)化效果比較明顯。優(yōu)化前,程序一需要消耗38個(gè)宏單元(Micro Cell),一個(gè)時(shí)鐘周期即可完成找最大值操作;優(yōu)化后,實(shí)現相同的邏輯功能程序二僅需要12個(gè)宏單元,但需要3個(gè)時(shí)鐘周期才能完成一次運算,優(yōu)化率達68.4%。值得注意的是,此方法是以速度換取資源的方法,只適用于對速度要求不高的系統。
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