對FIR數字濾波器的FPGA實(shí)現的研究

　　2 基于分布式算法的FIR濾波器的實(shí)現

　　2．1 分布式算法原理

　　上世紀70年代Croisie提出了分布式算法DA(Distributed Arithmetic)，但由于其特別適合用FPGA實(shí)現，所以直到Xilinx公司在FPGA中使用查找表(LUT)后，DA才被廣泛應用在FPGA求乘積和中。

　　FIR的濾波輸出y可以表示為輸入x和系數h的內積：

　　由上述推導可知，分布式算法是一種以實(shí)現乘加運算為目的的運算方法。它與傳統實(shí)現乘加運算的先后順序不同。分布式算法在完成乘加功能時(shí)，是通過(guò)將各輸入數據每一對應位產(chǎn)生的部分積預先進(jìn)行相加形成相應部分積，然后在對各部分積預先進(jìn)行累加形成最終結果；而傳統算法是等到所有乘積產(chǎn)生之后再進(jìn)行相加來(lái)完成乘加運算。

　　2．2 分布式FIR的實(shí)現結構

　　圖2為分布式FIR濾波器的直接實(shí)現結構。對于小位寬的數據，DA算法不僅速度快，而且所占用的芯片資源少。

　　2．3 性能優(yōu)化方法

　　1)流水線(xiàn)結構法 在濾波器中間增加適當的寄存器，構成流水線(xiàn)結構。在并行結構實(shí)現中添加流水線(xiàn)結構，可以提高濾波器速度，使其工作在更高的工作頻率。對于速度固定的數據，可以通過(guò)多次復用乘累加器來(lái)節省資源。

　　2)查找表分隔法 在用LUT實(shí)現分布式算法時(shí)，由于LUT的規模隨著(zhù)N的增加呈現指數增長(cháng)，如果濾波器系數N過(guò)大，則查找表的規模十分龐大。為了減小規模，可以利用部分表計算。由于FIR濾波器是線(xiàn)性濾波器，因此低階濾波器輸出可以相加，由此定義一個(gè)高階濾波器的輸出。例如，把16輸入的查找表分割成4個(gè)并行的查找表。

　　查找表的分隔技術(shù)和流水線(xiàn)技術(shù)可以大大減小設計規模，同時(shí)并不會(huì )降低濾波速度。使用DA算法實(shí)現的FlR濾波器與傳統的算法相比，DA算法可以極大地減少硬件電路規模，很容易實(shí)現流水線(xiàn)處理，提高電路的執行速度。

　　2．4 3種結構實(shí)現的比較

　　改進(jìn)串行結構、并行結構、DA結構實(shí)現的比較如下：

　　1)改進(jìn)串行結構 ①優(yōu)點(diǎn)：使用資源少，只需一些寄存器、乘累加器便可完成整個(gè)濾波運算；②缺點(diǎn)：濾波速度慢，一次濾波所需的時(shí)鐘數由濾波器的階數決定。階數較高的濾波器，濾波周期很大，無(wú)法實(shí)現高速濾波。

　　2)并行結構 ①優(yōu)點(diǎn)：完成濾波的速度快，直接并行濾波器可以在一個(gè)時(shí)鐘周期內完成一次濾波；②缺點(diǎn)：消耗大量的乘累加器，器件延遲較大，工作頻率不可能太高。

　　3)DA結構 與串行結構實(shí)現相比，DA實(shí)現濾波速度較快，其濾波周期由數據寬度決定而與濾波器的階數無(wú)關(guān)；而與并行實(shí)現相比，DA實(shí)現消耗的資源較少。且容易實(shí)現流水線(xiàn)處理，提高電路的執行速度。

　　在設計中，當資源成本為主要制約時(shí)，根據速度要求，選擇串行結構實(shí)現或DA結構實(shí)現；而當速度成為主要制約時(shí)，則根據資源成本因素，選擇并行實(shí)現結構或DA結構實(shí)現。在一般的應用設計中，一般采用DA結構實(shí)現。