一種基于FPGA的數字復接系統的設計與實(shí)現

　　數字復接系統的FPGA設計

　　本次FPGA設計采用分層設計，頂層為整個(gè)系統的原理框圖(見(jiàn)圖3)，用一些符號表示功能塊，然后把每個(gè)功能塊分成若干子模塊，各模塊獨立設計。下面就各模塊的設計思想進(jìn)行詳細介紹。

　　復接電路設計

　　復接電路如圖4所示，它由復接時(shí)序發(fā)生器、緩存器、碼速調整控制電路、插入碼控制電路、幀定位信號發(fā)生器和合路器6個(gè)模塊構成。圖中只畫(huà)了第一條支路參與復接的實(shí)現過(guò)程，因為四條支路的過(guò)程完全相同，因而略去其余3個(gè)支路的電路。

圖4　復接電路框圖

　　(1)復接時(shí)序發(fā)生器模塊

　　輸入為2.112MHz頻率的均勻時(shí)鐘，通過(guò)該模塊產(chǎn)生插入碼控制電路所需的插入標志時(shí)隙脈沖SZ、調整插入時(shí)隙脈沖SV、頻率為2.112MHz的非均勻時(shí)鐘f(從輸入的均勻時(shí)鐘扣除了時(shí)隙SZ和SF)和幀定位信號發(fā)生器所需的時(shí)隙脈沖SF。

　　(2)緩存器模塊

　　基群信號以2.048MHz的均勻時(shí)鐘clk_wr寫(xiě)入緩存器，同時(shí)以2.112MHz的非均勻時(shí)鐘clk_rd讀出，clk_rd由插入碼控制電路產(chǎn)生。該模塊還需輸出每次寫(xiě)入和讀出一幀數據時(shí)第一個(gè)clk_wr脈沖P1和clk_rd脈沖P2，送給碼速調整控制電路模塊。在該模塊的設計中，應注意每一幀信息碼的位數不是固定的，必須通過(guò)碼速調整控制電路模塊的反饋信號Fn來(lái)確定，當反饋信號表明本幀需要調整，則位數為205；反之，位數為206。

　　(3)碼速調整控制電路模塊

　　緩存器的寫(xiě)入脈沖超前于讀出脈沖的時(shí)間量稱(chēng)為讀寫(xiě)時(shí)差，讀寫(xiě)時(shí)差的大小總隨時(shí)間不斷變化著(zhù)。該電路中緩存器的寫(xiě)入速率低于讀出速率，隨著(zhù)時(shí)間的推移，緩存器中所存信息碼數目越來(lái)越少，最后導致“取空”而造成錯誤的數據傳輸。因此，我們必須設定一門(mén)限，當信碼數降到門(mén)限值時(shí)，就進(jìn)行碼速調整。

　　通過(guò)對各時(shí)刻讀寫(xiě)時(shí)差的聯(lián)系以及趨向最終狀態(tài)變化的分析得出，讀寫(xiě)時(shí)差的最低點(diǎn)總是發(fā)生在一幀末尾，而在幀首通過(guò)兩脈沖相位差就能判斷本幀是否需要碼速調整。具體地說(shuō)，P1和P2輸入進(jìn)行鑒相判決得到幀首的讀寫(xiě)時(shí)差T0，與調整門(mén)限值TS進(jìn)行比較，若T0>TS則本幀不需要調整，反之若T0≤TS，則需要調整。這時(shí)模塊輸出反饋信號Fn給緩存器，和調整控制負脈沖Gate給輸入碼控制電路模塊。

　　(4)插入碼控制電路模塊

　　該模塊的功能是對緩存器的讀出信息進(jìn)行插入碼控制，輸出2.112MHz的非均勻時(shí)鐘clk_rd和參與合路的支路碼流。為了標志是否在時(shí)隙SZ有插入調整比特，就必須引入插入標志碼。通常在一幀中規定一個(gè)特定時(shí)隙SV，提供一次碼速調整的機會(huì )。如果某支路需要進(jìn)行調整，就在該時(shí)隙插入一比特脈沖，如不需要調整則該時(shí)隙仍傳支路信息。為確?？煽啃?，通常采用3位碼作為插入標志碼。如果某支路有插入調整，用標志碼為111來(lái)表示，否則用000表示。

　　(5)幀定位信號發(fā)生器模塊

　　該模塊產(chǎn)生幀同步信號和告警指示碼，幀定位信號可以集中插入，也可以分散到各支路插入，考慮到設備和延遲問(wèn)題，我們選擇集中插入。

　　(6)合路器模塊

　　根據每個(gè)時(shí)間間隔傳送碼字的多少，有3種排列方式：按位復接、按字復接和按幀復接。其中按位復接要求緩存器容量較小，較易實(shí)現，而且二次群幀結構是由4個(gè)支路子幀按位復接而成，所以一般采用按位復接，本文采用的也是該方式。該模塊按位順序循環(huán)讀取四路碼速調整后的碼流，在對應SF時(shí)隙插入幀定位信號“111101000000”，得到二次群信號，即完成整個(gè)復接部分。