在FPGA中實(shí)施4G無(wú)線(xiàn)球形檢測器的方案

　　球形檢測器

　　球形檢測器采用PED 單元進(jìn)行范數計算。根據樹(shù)的層次，我們采用了三種不同類(lèi)型的 PED 單元。根節點(diǎn) PED 模塊負責計算所有可能的 PED。二級 PED 模塊針對上一級計算得出的 8 個(gè)幸存路徑計算出 8 個(gè)可能的 PED。這樣在樹(shù)的下一級索引中，我們就有 64 個(gè)生成的 PED。第三種類(lèi)型的PED模塊用于其它樹(shù)級，負責計算上一級計算出的所有 PED 的最鄰近的節點(diǎn) PED。

　　球形檢測器 (SD) 的流水線(xiàn)架構可以在每個(gè)時(shí)鐘周期中處理數據。其結果就是樹(shù)的每級只需要一個(gè) PED 模塊。因此，對 4x4 64-QAM 系統而言，PED 單元的總數為 8，與樹(shù)的級數相等。

　　SD 可以采用硬解碼和軟解碼兩種類(lèi)型的解碼技術(shù)。硬解碼能夠用貫穿樹(shù)的各級的最小距離矩陣度量次序；軟解碼，用對數似然比來(lái)代表輸出的每個(gè)比特。對數似然比一般被當作優(yōu)先輸入值提供給信道解碼器，比如 turbo 解碼器。

　　FPGA資源占用

　　實(shí)施和仿真包括圖 2 所示的檢測過(guò)程，但不包括軟輸出生成模塊。目標芯片是 Virtex-5 XC5VFX130T-2FF1738 FPGA。設計的時(shí)鐘頻率為 225MHz，可用的數據率為 83.965Mb/s。

　　表 1 顯示了設計中每個(gè)主要功能單元的資源占用情況。利用率 (%) 表示 FPGA 面積占XC5VFX130T 器件總面積的百分比。

表 1. 按子系統劃分的資源占用情況

　　System Generator 和基于模型的設計

　　我們使用針對 DSP 設計流程的賽靈思 System Generator 實(shí)現了完整的硬判鏈。設計驗證工作不僅使用了 MATLAB?/Simulink? 環(huán)境的仿真語(yǔ)義，還有 System Generator 的協(xié)同仿真功能。信道矩陣參數的同相部分和正交部分從正常的分布得出，并由 MATLAB 交付給System Generator 建模環(huán)境。我們同樣使用這種仿真框架進(jìn)行了比特誤碼率計算。圖 4 對我們的定點(diǎn)硬判決設計 BER 曲線(xiàn)、浮點(diǎn)硬判決設計BER曲線(xiàn)和最佳 ML 參考曲線(xiàn)進(jìn)行了比較。我們通過(guò)對賽靈思 ML510 開(kāi)發(fā)平臺進(jìn)行基于以太網(wǎng)的硬件協(xié)仿真，開(kāi)發(fā)出了該設計的硬件演示。信道矩陣參數采用賽靈思 AWGN IP核發(fā)送給球形檢測器。我們通過(guò)把設計嵌入到自同步 BER 測試器來(lái)計算 BER。該儀器能夠向檢測器發(fā)送輸入并捕獲誤碼。

圖 4. 4x4 64-QAM的浮點(diǎn) MATLAB 仿真（硬判決）、System Generator設計（硬判決）BER 曲線(xiàn)與最大似然曲線(xiàn)相比

　　本文就采用空分復用 MIMO 的通信系統使用的球形檢測器進(jìn)行了簡(jiǎn)要介紹。我們詳細探討了球形檢測器和信道矩陣預處理器的架構情況。實(shí)現預處理的方法有許多種，雖然我們的方法在計算上要復雜一點(diǎn)，但得出的 BER 性能接近最大似然。雖然我們的討論是圍繞 WiMAX 進(jìn)行的，設計人員可以把其中的許多方法用于 3G LTE（長(cháng)期演進(jìn)）無(wú)線(xiàn)系統。

　　我們團隊的下一步工作是通過(guò)采用 turbo 卷積碼和軟輸出生成模塊執行迭代軟檢測來(lái)改善BER 性能。