一種基于FPGA的?？臻g管理器的研究和設計
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3?？臻g管理器設計
為了快速、有效地保護被切換任務(wù)的信息，并滿(mǎn)足自動(dòng)檢驗功能的要求，在?？臻g管理器設計中設計了2個(gè)邏輯模塊，分別為狀態(tài)控制邏輯模塊和地址產(chǎn)生邏輯模塊。狀態(tài)控制邏輯模塊主要生成入棧/出?？刂菩盘柡蚒sed信號，地址產(chǎn)生邏輯模塊主要生成有效的入棧/出棧地址?；趯?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/?？臻g管理">?？臻g管理器總體結構工作過(guò)程的闡述，在Xilinx公司設計的XUPVirtexIIPro系列的芯片上設計一個(gè)模擬?？臻g管理器，模擬管理8個(gè)任務(wù)，任務(wù)棧的深度為64，寬度為16bit，中斷嵌套棧的深度為128，寬度為16bit，容量為10KB的堆?？臻g。在設計管理器中，保證管理器快速綜合，使占用FPGA的資源盡可能少，存儲單元的選擇是關(guān)鍵，該系統采用的是FPGA上一個(gè)18KB的BlockRAM資源，使用ISE8.2i提供的雙端口RAM存儲模塊的IP核。如果選擇其他方法，如用觸發(fā)器和寄存器搭建存儲單元，則綜合時(shí)間長(cháng)，且占用大量FPGA的Slices資源。
在實(shí)際嵌入式系統應用中，根據系統要求，可計算出?？臻g深度和寬度，具體的深度和寬度在VHDL代碼中修改即可。
3.1狀態(tài)控制邏輯模塊設計
由于狀態(tài)標志寄存器的空/滿(mǎn)狀態(tài)標志位決定?？臻g入棧/出棧操作，所以如何設計空/滿(mǎn)狀態(tài)標志位是關(guān)鍵。為了保護的數據能正確入棧與出棧，防止存儲器出現向上溢出或向下溢出，保證在滿(mǎn)的情況下，不能進(jìn)行push操作；在空的狀態(tài)下，不能進(jìn)行pop操作?？刂菩盘柕漠a(chǎn)生過(guò)程如圖4所示。
在狀態(tài)控制邏輯模塊設計時(shí)，prio_int信號驅動(dòng)4個(gè)多路選擇器，選擇對應狀態(tài)標志寄存器組中的各位段，分別有full信號值、empty信號值、fcount信號值和intNesting信號值。empty/full信號和push/pop信號作為組合邏輯輸入信號產(chǎn)生相應的push_en/pop_en有效控制信號，該控制信號決定?？臻g是否執行入棧/出棧操作。
在push_en/pop_en控制信號有效的情況下，驅動(dòng)二進(jìn)制運算邏輯加/減1,輸出運算結果。輸出的信號值有3個(gè)用途：(1)作為空/滿(mǎn)標志狀態(tài)產(chǎn)生邏輯的輸入信號，該信號邏輯產(chǎn)生empty/full信號；(2)寫(xiě)回到fregx對應的fcount位中；(3)作為Used輸出信號值，表示當前任務(wù)棧或中斷嵌套棧的使用情況。
在產(chǎn)生empty、full信號邏輯模塊設計時(shí)，采用了對輸入信號的每一位進(jìn)行組合邏輯判斷的方法，使該信號分兩路，一路作為與門(mén)組合邏輯的輸入信號產(chǎn)生full信號。如果輸入信號的每一位都為1，則full信號置1，其他情況置0；另一路作為或門(mén)非組合邏輯的輸入信號產(chǎn)生empty信號。如果輸入信號的每一位都為0，則empty置1，其他情況置0。在整個(gè)邏輯模塊設計中，采用組合邏輯設計，目的是縮短工作時(shí)延，提高系統工作頻率。
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