一種基于FPGA的高速通信系統研究與設計

　　LVDS驅動(dòng)器由恒流源構成，因此需要做終端匹配。通常情況下在輸入端并聯(lián)100 Ω電阻從而滿(mǎn)足互聯(lián)系統要求的差分阻抗。在強噪聲環(huán)境下，交流耦合連接時(shí)可以采用戴維南終端匹配方式提供1．2 V的偏置電壓，同時(shí)滿(mǎn)足100 Ω差分阻抗的設計要求。具體方法是將LVDS的+／-端通過(guò)130 Ω電阻上拉至VCC，同時(shí)下拉82 Ω電阻到地，如圖5所示，電阻精度要求在1％。

　　2．3 電路PCB設計

　　在PCB設計過(guò)程中，要注意電路板的布局。模擬電路和數字電路需要分開(kāi)，使用單點(diǎn)接地的方式相連。將邊沿速率變化快的VTTL／LVCMOS信號與LVDS信號布在不同信號層上，并用電源和底層隔開(kāi)，減小耦合到LVDS線(xiàn)路上的串擾。LVDS走線(xiàn)要遵循以下規則：

　　(1)差分對兩根信號從芯片扇出后就盡量靠近(緊耦合)，這樣有助于消除反射，確保耦合的噪聲是共模形式。

　　(2)對內信號的布線(xiàn)長(cháng)度要保持一致，以減小信號延時(shí)，長(cháng)度匹配控制在10 mil以?xún)取?P>　　(3)對內信號保持固定的線(xiàn)間距，避免因為線(xiàn)間距變化導致差分阻抗不連續。

　　(4)差分對間盡量遠離，減少線(xiàn)間串擾，必要時(shí)在差分對間放置隔離用的接地過(guò)孔。

　　(5)盡量減少差分信號線(xiàn)上過(guò)孔的個(gè)數，避免走90°拐角，使用圓弧或者45°折線(xiàn)代替。

　　(6)LVDS信號不能跨平面分割，否則會(huì )因為缺少參考平面而導致阻抗不連續，要給LVDS信號設置完整的參考平面。

　　(7)匹配電阻盡可能靠近接收端。

　　3 系統的邏輯設計

　　3．1 時(shí)鐘部分設計

　　時(shí)鐘信號由電路板上40 MHz晶振提供。通過(guò)數字時(shí)鐘管理單元DCM鐘倍頻得到120 MHz的系統的工作時(shí)鐘。使用DCM模塊時(shí)，注意DCM的輸入和輸出需要通過(guò)BUFG單元與全局時(shí)鐘資源相連。全局時(shí)鐘資源使用全銅層工藝實(shí)現，并設計了專(zhuān)用時(shí)鐘緩沖與驅動(dòng)結構，使全局時(shí)鐘到達芯片內部所有邏輯單元的時(shí)延和抖動(dòng)都為最小。DCM在時(shí)鐘鎖定后使能LOCK信號，表示時(shí)鐘倍頻工作完成，使用這個(gè)信號作為FPGA內部其他邏輯的復位。