應用EDA仿真技術(shù)解決FPGA設計開(kāi)發(fā)中故障的方法

　　將list file另存為文本格式文件即可，如圖4所示。

　　圖4 “另存為”選項界面

　　此后可以把這個(gè)文本文件中無(wú)用的描述刪掉，只留SignalTap抓出來(lái)的數據（空格、h等符號也要刪掉），另存為.dat文件供仿真使用。

　　有了故障出現時(shí)的輸入數據，我們就可以在仿真環(huán)境下構建故障出現的條件。

　?、诶?dat文件建立bug出現的條件

　　用verilog語(yǔ)言編寫(xiě)仿真文件（testbench），使用語(yǔ)句$readmemh或$readmemb將.dat文件中的數據存儲到一個(gè)設定的ram中，如：$readmemh(“s.dat”,ram)。

　　注意$readmemh讀取是按照十六進(jìn)制數據進(jìn)行（認為.dat文件中的數據都是十六進(jìn)制數），會(huì )自動(dòng)將其轉換為4位二進(jìn)制數存入ram中，所以設定的ram位寬要是.dat文件中數據位寬的4倍；使用$readmemb時(shí)，存儲SignalTap所抓信號時(shí)，信號都要先設定為binary類(lèi)型，ram位寬就是.dat文件數據的位寬。ram的深度為.dat文件中數據的個(gè)數。

　　然后在程序里把ram中數據按照所對應時(shí)鐘沿輸出到一個(gè)寄存器變量中，ram地址累加即可。

　　always@(posedge clk)

　　begin

　　data=ram[addr];

　　addr=addr+1'b1;

　　end

　　復現bug存在條件時(shí)，需將模塊的輸入信號與ram中的數據位相對應，仿真文件調用模塊時(shí)，將寄存器data對應位作為輸入接入即可。