應用EDA仿真技術(shù)解決FPGA設計開(kāi)發(fā)中故障的方法
針對這三個(gè)問(wèn)題,筆者提出如下想法:
雖然定位具體的出錯信號很困難,但是定位是哪個(gè)模塊出錯很容易,在bug出現的時(shí)候我們可以抓出這個(gè)模塊的全部輸入信號,考慮是否可以利用這些信號在仿真環(huán)境下重建bug出現的條件,利用仿真環(huán)境具體定位錯誤信號的位置。
定位好錯誤信號的具體位置后,修改代碼,再用相同的條件進(jìn)行仿真。這樣可以通過(guò)對修改前后輸出數據的對比,很直觀(guān)的驗證修改是否成功,從而在修改成功后只需編譯一次即可,節省時(shí)間。
上板后bug不復現也可以排除是由于極端情況很難滿(mǎn)足造成的,去除了后顧之憂(yōu),徹底解決了故障。
仿真解決故障的方法
通過(guò)對這個(gè)異步FIFO問(wèn)題的解決,可以證明這種通過(guò)所抓信號建立bug存在條件,定位、清除bug的方法是可行的。步驟如下:
?、賹ug出現時(shí)SignalTap抓的信號保存成文檔文件
Quartus II 平臺用SignalTap抓到信號的界面如圖2所示。

圖2 SignalTap抓信號界面
在信號名稱(chēng)上單擊右鍵,選擇圖2所示Create SignalTap II List File選項,生成如圖3格式界面。

圖3 SignalTap II List File界面
圖3中界面上半部分顯示的是list對信號個(gè)數及信號名的描述,下半部分是采樣點(diǎn)所對應的信號值,帶h的表示是十六進(jìn)制數值。
評論