在選用FPGA進(jìn)行設計時(shí)降低功耗的方法

如今，各種規范和標準都對系統的整體功耗提出了越來(lái)越嚴格的要求，以至于系統設計師面臨越來(lái)越艱巨的挑戰。

傳統意義上，ASIC和CPLD是低功耗競爭中當仁不讓的贏(yíng)家。但是由于相對成本較高，且用戶(hù)對高端性能和額外邏輯的要求也越來(lái)越多，在低功耗應用中使用CPLD正在失去優(yōu)勢。ASIC也面臨相同的風(fēng)險。而例如FPGA這樣日益增長(cháng)的可編程半導體器件正逐步成為備受青睞的解決方案。

開(kāi)始創(chuàng )建一個(gè)新的設計時(shí)，物料清單、成本、功耗、電路板尺寸和上市時(shí)間都是要認真考慮的因素。在排定初始要求的優(yōu)先順序后，在選擇FPGA進(jìn)行系統設計之前，設計師還需要考慮多種因素。

應該

1. 列出你的設計要點(diǎn)。要考慮FPGA在高速、低速或時(shí)鐘停止情況下的運行時(shí)間分別有多長(cháng)？還要考慮如果器件睡眠時(shí)間較長(cháng)，那么在更高時(shí)鐘頻點(diǎn)的突發(fā)模式處理可以達到要求的吞吐量嗎？讓設計在較低的時(shí)鐘頻率下運行更長(cháng)的時(shí)間是不是更好的選擇呢？針對這一過(guò)程，FPGA供應商提供了功率分析和預測的輔助工具，但一些工具的分析結果較之實(shí)際情況顯得過(guò)于樂(lè )觀(guān)。

2. 對每一個(gè)產(chǎn)品狀態(tài)都要計算功耗。要計算覆蓋整個(gè)產(chǎn)品生命周期或預期電池工作時(shí)間內的所有狀態(tài)下的功耗，要考慮到上電、待機、空閑、動(dòng)態(tài)和斷電等多種狀態(tài)。一個(gè)應用于具有Wi-Fi通信功能的用戶(hù)手持設備中的FPGA，其可能只有5%的時(shí)間處于工作模式，其它20%的時(shí)間處于靜態(tài)，而75%的時(shí)間則處于待機狀態(tài)。

計算最壞情況下的靜態(tài)功耗。較新的FPGA技術(shù)可能具有超出設計師想像的靜態(tài)功耗，尤其是在過(guò)溫條件下。確?？紤]了內核、I/O和任何輔助電源。當計算靜態(tài)功耗時(shí)，對每個(gè)元件都要應用P=IV計算功耗。

3. 分析可預料的溫度和電壓變化要覆蓋整個(gè)產(chǎn)品功耗剖析過(guò)程。產(chǎn)品運行期間的熱量和電壓變化需要計算在內。

4. 估算系統每種工作模式(如短期的高性能工作，長(cháng)期的低性能工作) 下的電池的工作時(shí)間，進(jìn)而確定最佳的選擇。

圖：與其它半導體器件不同，FPGA有著(zhù)一些獨特的功率特性。

不應該

1. 忘記使用低功率模式時(shí)需要考慮的因素。一些節電模式要求實(shí)現時(shí)考慮電路板尺寸，因此要求設計應該能夠適應這種情況。一些模式不適合被使用，是因為實(shí)現過(guò)程過(guò)于復雜，而且在設備進(jìn)入或離開(kāi)某個(gè)模式時(shí)需要等待一段長(cháng)到無(wú)法容忍的時(shí)間。例如，SRAM或SRAM混合FPGA提供的低功率模式要求器件重配置，此時(shí)的功耗可上涌至1W。

2. 讓用戶(hù)靜態(tài)RAM和高I/O電壓吸收過(guò)多的功率。當使用本地或區域時(shí)鐘源創(chuàng )建時(shí)鐘區域時(shí)，要使用“enabled”邏輯屏蔽系統中的時(shí)鐘變化。用戶(hù)靜態(tài)RAM可能會(huì )吸收過(guò)多的功率，因此要選用能少用RAM的技術(shù)。I/O也會(huì )吸收大量功率，因此建議使用低電壓的TTL標準和較低的I/O電壓。采用串行低壓差分信號片到片數據傳輸要比片外并行總線(xiàn)節省更多的功率，而它可以采用雙倍數據速率寄存器實(shí)現。進(jìn)一步檢查元件能否被集成或者功能能否被精簡(jiǎn)，而較大的FPGA可以容納微控制器軟核，這些都可以節省功耗。

3. 僅依賴(lài)于測量得到的功率數據。要根據理論和功率模擬器的數字進(jìn)行計算，并了解這些數字是如何得來(lái)的。這些數字考慮了硅片變化嗎？要記住，今天在平臺上測得的結果與明天交付的低功率器件的實(shí)際表現可能有很大的出入。因此只根據測量數據計算功率時(shí)要十分小心。

4. 遺漏額外元件的功耗值。有時(shí)用某種FPGA技術(shù)實(shí)現解決方案可能需要額外的元件。例如，自啟動(dòng)設計可能需要用到存儲器，而非易失性FPGA可提供單片實(shí)現方案。