一種高效靈活數字上變頻FPGA設計

摘 要： 數字上變頻器是軟件無(wú)線(xiàn)電的核心部件之一，其基本功能是增加基帶信號采樣率并把其搬移到載波頻率上。本文采用內插濾波器特性較好的積分梳妝濾波CIC和補償濾波器CFIR級聯(lián)的插值濾波器結構，載頻可編程的數控振蕩器(NCO)在A(yíng)ltera FPGA EP2SGX90上實(shí)現了穩定可靠的數字上變頻器。
關(guān)鍵詞： 軟件無(wú)線(xiàn)電； 數字上變頻； FPGA； 積分梳妝濾波器

軟件無(wú)線(xiàn)電的基本思想是把A/D變換器盡可能地靠近射頻天線(xiàn)，用軟件實(shí)現無(wú)線(xiàn)電系統的各種功能[1]。數字上變頻器是軟件無(wú)線(xiàn)電中發(fā)射機的核心部分，它的基本功能是增加基帶信號采樣率并將其上變頻到載波頻率上，經(jīng)過(guò)發(fā)射天線(xiàn)發(fā)射出去。采用專(zhuān)用芯片實(shí)現數字上變頻器集成度高，應用方便，但是缺少靈活性，在軟件無(wú)線(xiàn)電中的應用受到限制，因此研究使用可編程的FPGA實(shí)現數字上變具有重要意義。
半導體技術(shù)的發(fā)展使得FPGA的性能越來(lái)越高，目前較高性能的FPGA內嵌了豐富乘累加單元和BlockRam單元，再憑借可編程特點(diǎn)和高速并行結構，FPGA在越來(lái)越多的情況下可取代DSP和ASIC而成為未來(lái)數字信號處理的理想選擇。FPGA內置越來(lái)越多的成熟IP核，為研究和開(kāi)發(fā)者提供了方便,縮短了開(kāi)發(fā)周期。
本文研究了數字上變頻原理，根據一組設計實(shí)例參數要求，利用Matlab仿真分析，提出了滿(mǎn)足系統性能的高效插值濾波器的結構,即積分梳妝濾波器CIC(Cascade Integrator-Comb Filter)和補償濾波器(CFIR)級聯(lián)的結構。在FPGA中采用Altera提供的IP核實(shí)現穩定可靠的數字上變頻。
1 數字上變頻原理
數字上變頻器的基本工作原理是將基帶信號通過(guò)脈沖成形濾波器進(jìn)行處理，以適應帶限信道和消除碼間干擾(ISI), 然后通過(guò)插值濾波器提高采樣率，最后與正交載波進(jìn)行數字混頻。其原理框圖如圖1所示。

數字上變頻器的核心部件是內插器和數字振蕩器(NCO)。內插器通過(guò)在原始的采樣間隔內增加新的采樣點(diǎn)來(lái)提高信號的采樣率，因此在頻域內產(chǎn)生原始信號的鏡像頻譜，需要通過(guò)低通濾波器[2]。本設計采用積分梳妝濾波器(CIC)和補償濾波器(CFIR)級聯(lián)結構來(lái)實(shí)現內插和低通濾波。上變頻采用數字振蕩器(NCO)實(shí)現。
2 插值濾波器的設計
2.1積分梳妝濾波器CIC
積分梳妝濾波器CIC，又名Hogenauer filters, 具有結構簡(jiǎn)單、規整， 需要的存儲小等特點(diǎn)。由于它不需要乘法器，加之濾波器的所有系數均為1， 而且利用積分環(huán)節減少了中間過(guò)程的存儲量，因此常常應用在高速采樣（高速采樣使得乘法器個(gè)數太多）和插值比很大（插值比大使得FIR濾波器的階數過(guò)高，需要保存的系數太多）情況下。
　積分梳妝濾波器CIC一般由Integrator 和 Comb兩個(gè)基本模塊組成。Integrator 模塊的差分方程為：

積分梳妝濾波器CIC其本質(zhì)上等同于N個(gè)具有矩形沖擊響應的濾波器的級聯(lián)。但是在實(shí)現上卻減少了復雜度與資源消耗。CIC是一種在硬件實(shí)現上比較經(jīng)濟的濾波器結構。N越大，積分梳妝濾波器CIC幅頻響應越好[3]。
2.2 CFIR濾波器
盡管積分梳妝濾波器在插值比較大的情況下很有效，但是其響應缺少平坦通帶響應和快速下降的過(guò)度帶。為了解決這個(gè)問(wèn)題，需要在積分梳妝濾波器CIC前面級聯(lián)一級補償濾波器CFIR。CFIR 幅頻響應函數：

　積分梳妝濾波器CIC經(jīng)過(guò)補償濾波器CFIR的補償后，其幅頻響應具有近乎水平的通帶和快速下降的過(guò)渡帶。
　積分梳妝濾波器CIC、補償濾波器CFIR以及二者級聯(lián)后的信號分別如圖2、圖3、圖4所示。從圖中可以看出CIC與CFIR級聯(lián)后的幅頻響應曲線(xiàn)通帶平坦，過(guò)渡帶陡峭，有很理想的幅頻響應曲線(xiàn)。

3 數控振蕩器NCO設計
　數控振蕩器NCO(Numerically Controlled Oscillator) 是數字上變頻器的重要部件，用于實(shí)現基帶信號到中頻信號的頻譜搬移。數控振蕩器具有頻率分辨率高、頻率變化快、相位可連續性變化及生成的正余弦正交特性好等特點(diǎn)，數字化的相位和幅度可以實(shí)現高精度的數字調制解調。本設計中NCO采用CORDIC算法，不占用RAM和DSP資源，只消耗邏輯資源?；贑ORDIC迭代算法的數控振蕩器僅用移位寄存器和加法器就可產(chǎn)生正余弦信號，不但省去了傳統NCO龐大的存儲器資源，而且具備數控振蕩器頻率分辨率高、頻率變化速度快、相位可連續性變化和生成的正余弦正交特性好的優(yōu)點(diǎn)[5]。本文設計的NCO 可編程，無(wú)雜散,動(dòng)態(tài)范圍可達100 dB。
4 硬件實(shí)現
本設計是在A(yíng)ltera QuatusII 8.0軟件環(huán)境下實(shí)現的。在A(yíng)ltera FPGA EP2SGX90驗證了數字上變頻功能。由于數字上變頻跟參數相關(guān)，不同的參數要求有不同的設計結構，因此本文以一組實(shí)際參數要求來(lái)介紹數字上變頻如何在FPGA中實(shí)現。數字上變頻參數要求如表1所示。

根據表1中數字上變頻器的要求，在Matlab中仿真插值濾波器的參數。本設計采用2插值的補償濾波器CFIR和4插值的積分梳妝濾波器CIC級聯(lián)結構。補償濾波器CFIR不僅起到低通濾波器和2插值的作用，而且具備平滑CIC濾波器的作用。圖4是參數R=4，M= 2，N=8時(shí)，補償濾波器CFIR和積分梳妝濾波器CIC級聯(lián)后的幅頻響應，從圖中可以看到該幅頻響應的混疊抑制達到100 dB。
FPGA EP2SGX90具有豐富的IP(Intellectual Property) 資源。利用其FIR IP和CIC IP實(shí)現插值濾波,利用NCO IP實(shí)現上變頻。其中FIR IP系數采用對稱(chēng)結構，這樣節省一半的系數存儲單元。數字上變頻器在FPGA中的實(shí)現框圖如圖5所示。由于補償濾波器CFIR 和插值濾波器CIC IP核的特點(diǎn)，輸入信號不是連續的，因此在設計中需要在二者的輸入端添加FIFO。采樣率為Fs的基帶信號通過(guò)CFIR 2插值后采樣率變?yōu)?Fs，同樣該信號再經(jīng)過(guò)4插值CIC濾波器后采樣率為8Fs。FPGA采用流水結構，實(shí)現信號的實(shí)時(shí)處理。

本文設計的數字上變頻系統實(shí)現了通帶頻率1.0 MHz，截止頻率1.5 MHz基帶信號經(jīng)過(guò)8插值上變頻到載頻10 MHz的調制信號。該數字上變頻占用的主要FPGA EP2SGX90內部資源如表2所示。結果表明，該系統在占用少量資源的情況下實(shí)現了數字上變頻功能。

5 結果分析
　為了驗證本文設計的數字上變頻的性能，數據從數字上變頻系統輸出后經(jīng)過(guò)AD9747芯片進(jìn)行數模轉換，模擬信號接到示波器上觀(guān)察到的波形如圖6所示。這里使用的是LeCory公司的序列號LCRY0409N01153的示波器。 圖中C3對應的是原始基帶信號經(jīng)過(guò)數模轉化后的模擬信號，C4對應的是數字上變頻后數模轉化后的模擬信號。
本文研究了數字上變頻的原理，以實(shí)際工程需要為例介紹了使用FPGA設計數字上變頻的過(guò)程。采用梳妝濾波器和補償濾波器級聯(lián)的結構使數字上變頻有很好的內插濾波器特性。同時(shí)根據FPGA中CIC和FIR IP核的時(shí)序特點(diǎn)，設計了高效流水結構，這對實(shí)際的工程設計有重要的指導意義。本文設計的數字上變頻具有可編程、信號精度高、系統無(wú)雜散動(dòng)態(tài)范圍高達100dB的特點(diǎn)，在FPGA中能穩定可靠地運行。