基于SOPC技術(shù)的EPA現場(chǎng)控制器的設計

　　基于SOPC技術(shù)的CPU核心處理模塊

　　整個(gè)方案的實(shí)現是以接入實(shí)時(shí)工業(yè)以太網(wǎng)絡(luò )為目的，在芯片內部實(shí)現部分EPA協(xié)議，同時(shí)控制器實(shí)現對工業(yè)以太網(wǎng)上的其他設備的監控、顯示及數據分析。設計中采用Altera公司的新一代低成本的FPGA芯片EP1C12Q240C8芯片，該芯片包含有12060LE(邏輯單元)，可根據實(shí)際需要，配置其N(xiāo)IOSⅡCPU軟核、與CPU相連的片內外設和存儲器以及與片外存儲器和片外設備相連的接口等。其芯片系統結構框圖如圖2所示。

圖2 芯片系統結構框圖

　　整個(gè)CPU處理器的硬軟件設計均在Quartus II 5.1版本上實(shí)現。NIOSⅡ處理器核是Altera公司的第二代用戶(hù)可配置的通用32位RISC軟核微處理器，是Altera公司特有的基于FPGA架構的可配置的軟CPU內核，其特性和外設可根據實(shí)際需要進(jìn)行增加或剪裁。所有NIOSⅡ處理器系統使用統一的指令和編程模型，并有三種類(lèi)型以滿(mǎn)足不同設計的要求，分別是快速型、經(jīng)濟型和標準型。在本控制器中，所定制的NIOSⅡ軟核選用快速型，該內核處理速度為49DMIPS，耗費的邏輯門(mén)數為1400~1800LE，同時(shí)帶有硬件乘法器和硬件除法器。根據EPA網(wǎng)絡(luò )對控制器的要求，添加與CPU相連的片內外設和片外設備接口：SDRAM控制器、片內RAM、三態(tài)橋、UART、定時(shí)器、通用I/O口、LCD顯示驅動(dòng)電路和以太網(wǎng)接口。按照設計要求，在Quartus II 5.1版本下的對CPU的配置情況如圖3所示。FPGA芯片可根據實(shí)際需要靈活地增加功能，同樣對不必要的功能也可進(jìn)行刪減，以滿(mǎn)足快速、高效和低成本的設計。

圖3 EP1C12Q240C8芯片配置情況

　　在配置完CPU處理器的內部結構以后，按照設計需要對CPU的外圍進(jìn)行配置。由于該控制器是接入EPA網(wǎng)絡(luò )，需要實(shí)現EPA協(xié)議，而FPGA芯片EP1C12Q240C8的內部只有288K的RAM，所以在片外擴展了16M bits的FLASH-AM29LV160D和64M bits的SDRAM-HY57V641620的。從外部引入12V的直流電源，經(jīng)過(guò)電平轉換以后得到3.3V和1.5V的電源，為CPU、存儲器及其他受電設備供電。CPU上的時(shí)鐘源使用的是50MHz的鐘振。JTAG和EPCS下載口用于硬軟件的下載。將在Quartus Ⅱ上編輯的硬件程序和軟件程序通過(guò)JTAG和EPCS下載口，下載到FLASH和RAM(片內或者片外)中，可進(jìn)行在線(xiàn)調試。該復位電路是由10KW電阻、10mF電容和按鍵組成，可實(shí)現按鍵低電平復位和上電低電平復位。