Altera攜手EDA伙伴實(shí)現高級信號完整性技術(shù)

　　Altera宣布通過(guò)其EDA合作伙伴實(shí)現了預加重和均衡鏈路估算(PELE)技術(shù)，幫助設計人員在Altera Stratix® II GX FPGA中估算信號完整性設置。Mentor Graphics公司是首家在工具流中集成了PELE的EDA合作伙伴。PELE最初只適用于Altera的內部信號完整性專(zhuān)家系統，與Mentor Graphics® HyperLynx工具結合后，高速設計人員采用該技術(shù)在幾個(gè)小時(shí)內便可以完成系統仿真，并預測系統性能；而采用別的方式在實(shí)驗室測試臺上驗證性能則需要花費幾個(gè)月的時(shí)間。

　　Altera亞太區市場(chǎng)總監梁樂(lè )觀(guān)先生表示：“在我們EDA合作伙伴設計工具中集成PELE，是加速客戶(hù)多吉比特收發(fā)器設計并幫助其將產(chǎn)品迅速推向市場(chǎng)的關(guān)鍵步驟。Altera致力于提供工具來(lái)幫助客戶(hù)以最高效的方法開(kāi)發(fā)下一代系統?！?

　　工作原理

　　通過(guò)完整的Stratix II GX多吉比特收發(fā)器MATLAB模型，PELE技術(shù)利用從用戶(hù)串行通道中獨立提取或者測量到的頻域特征參數來(lái)為每一通道搜索信號完整性最佳設置。Stratix II GX FPGA集成了工作在6  
00Mbps至6.375Gbps的20個(gè)低功耗收發(fā)器，這種方法降低了確定其最佳信號完整性設置時(shí)的估算誤差。

　　HyperLynx設計工具使客戶(hù)能夠從電路板和背板電路中提取高速互聯(lián)的頻域S特征參數，例如Molex公司新的I-Trac背板系統等。將Altera PELE技術(shù)嵌入到Mentor設計流程中這種方式可以確保文件的兼容性。PELE直接將HyperLynx或者客戶(hù)測量數據導入到頻域S參數文件中，直接配置Mentor的ELDO模擬仿真器，切實(shí)提高了效能，降低了設計風(fēng)險。然后，用戶(hù)利用Stratix II GX ELDO模型輸出，在很短的時(shí)間內便可以從數千億比特中預測誤碼率(BER)以及眼圖張開(kāi)程度。