基于VerilogHDL的FIR數字濾波器設計與仿真 作者： 時(shí)間：2014-01-04 來(lái)源：網(wǎng)絡(luò ) 加入技術(shù)交流群 掃碼加入和技術(shù)大咖面對面交流海量資料庫查詢(xún) 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 在該設計中有八個(gè)抽頭，各抽頭有18位輸入和濾波器系數。由于一個(gè)DSP塊可以支持4個(gè)18位輸入的分支，所以設計需要2個(gè)DSP塊。輸入數據串行加載到DSP塊中，DSP內部的移入/移出寄存器鏈用于產(chǎn)生延遲。濾波器系數從TriMatrix? 的ROM存儲器中加載。 上一頁(yè) 1 2 3 下一頁(yè)
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