基于Stratix II EP2S60的改進(jìn)中值濾波器的設計及實(shí)現

1 引言

眾所周知，在復雜背景條件下，要對弱小目標進(jìn)行準確有效地紅外跟蹤、探測是一個(gè)難題。這種情況下，由于目標與背景的對比度較小、信噪比較低，若直接進(jìn)行跟蹤、探測往往比較困難，所以必須先對圖像信號進(jìn)行濾波預處理，以達到抑制背景噪聲。增加目標強度，從而提高圖像信噪比的目的，為后續工作打下良好的基礎。

實(shí)時(shí)圖像處理器中，信號預處理包括對圖像的各種濾波、直方圖統計及均衡、圖像增強、灰度變換等，它們共同的特點(diǎn)是處理數據量大，如果用一般的軟件來(lái)實(shí)現勢必會(huì )比較慢。而對于一些實(shí)時(shí)性要求比較高的系統，處理速度往往是要考慮的關(guān)鍵因素，一旦速度跟不上，實(shí)時(shí)性也無(wú)從談起。針對圖像預處理階段運算結構比較簡(jiǎn)單的特點(diǎn)，用FPGA進(jìn)行硬件實(shí)現無(wú)疑是理想的選擇，這樣同時(shí)兼顧了速度和靈活性，大大減輕了DSP的負擔。

本系統采用Verilog HDL語(yǔ)言。利用一種快速的中值濾波改進(jìn)算法對電路進(jìn)行設計，并以Altera公司生產(chǎn)的Stratix II EP2S60F67214型FPGA芯片為硬件平臺。該器件繼承了Altera公司Stratix II系列的共同優(yōu)點(diǎn)，由于引入了嶄新的自適應邏輯模塊(ALM)，使得Stratix II有更高的性能和邏輯封裝、更少的邏輯和布線(xiàn)級數以及更強的DSP支持，而Stratix II EP2S60F67214更是比Xilinx公司的類(lèi)似器件Virtex-4XC4VLX60多出18％的器件邏輯，其中包括51 182個(gè)寄存器位，2 544 129個(gè)存儲器位以及48 352個(gè)ALUT，該器件資源豐富，只需占用很小一部分實(shí)現中值濾波器，為后續設計的增長(cháng)留有更多空間。

2 中值濾波的基本原理及改進(jìn)算法

2．1中值濾波的基本原理

中值濾波是由Tukey發(fā)明的一種非線(xiàn)性信號處理技術(shù)，早期用于一維信號處理，后來(lái)很快被用到二維數字圖像平滑中，是一種有效抑制圖像噪聲，提高圖像信噪比的非線(xiàn)性濾波技術(shù)。它是一種鄰域運算，類(lèi)似于卷積，但計算的不是加權求和，而是把鄰域中的像素按灰度級進(jìn)行排序，然后選擇該組的中間值作為輸出像素值。與均值濾波器以及其他線(xiàn)性濾波器相比，中值濾波器的突出特點(diǎn)是在很好地濾除脈沖噪聲(Impulsive Noise)和椒鹽噪聲(Salt and Pepper Noise)的同時(shí)，還能夠保護目標圖像邊緣輪廓的細?。用公湿勴示为?br>
g(x，y)=median{f(x-i,y-i)}，(i,j)∈S (1)

式中g(shù)(x，y)，f(x,y)為像素灰度值，S為模板窗口。

而中值濾波的具體實(shí)現過(guò)程一般為：

(1)選擇一個(gè)(2n+1)×(2n+1)的滑動(dòng)窗口(通常為3*3或者5*5)，使其沿圖像數據的行或者列方向逐像素滑動(dòng)(通常為從左至右，從上到下逐行移動(dòng))。

(2)每次滑動(dòng)后，對窗口內的像素灰度值進(jìn)行排序，用排序所得的中間值代替窗口中心位置像素的灰度值。

2．2中指濾波的改進(jìn)算法

中值濾波的算法很多，但通常數據排序量較大。需要消耗大量時(shí)間，不利于圖像處理的實(shí)時(shí)性。本文采用一種窗口大小為3*3的快速排序算法。大大降低了排序量。

為了便于說(shuō)明。將3*3窗口內的各個(gè)像素分別定義為M11，M12，M13，M21，M22，M23，M31，M32，M33。像素排列如表1。

首先分別對窗口中的每一行計算最大值、中值、最小值，這樣一共可以得到9個(gè)數值，分別包括3個(gè)最大值、3個(gè)中值、3個(gè)最小值：

第一行的最大值：Max1=max[M11，M12,M13]；

第一行的中值：Med1=med[M11，M12,M13];

第一行的最小值：Min1=min[M11，M12,M13]；

依此類(lèi)推：

Max2=max[M21，M22,M23]；Med2=med[M21，M22,M23]；Min2=min[M21，M22,M23]；

Max3=max[M31，M32,M33];Med3=med[M31，M32,M33]；Min3=min[M31，M32,M33]；

式中,max表示取最大值，med表示取中值，min表示取最小值。

不難判斷，9個(gè)數值中。3個(gè)最大值中的最大值和3個(gè)最小值中的最小值一定是9個(gè)像素中的最大值和最小值；3個(gè)中值中的最大值至少大于5個(gè)像素：即本行中的最小值、其他2行的中值及最小值：而3個(gè)中值中的最小值至少小于5個(gè)像素：即本行中的最大值、其他2行的中值及最小值。最后，比較3個(gè)最大值中的最小值Min_of_Max，3個(gè)中值中的中值Med_of_Med，3個(gè)最小值中的最大值Max_of_Min．得到的中間值即為濾波的最后結果Med_of_nine。具體過(guò)程表示如下：

Min_of_Max=min[Max1，Max2,Max3]；

Med_of_Med=med[Med1，Med2，Med3]；

Max_of_Min=max[Min1，Min2,Min3]；

則最后濾波結果：

Med_of_nine=med[Min_of_Max,Med_of_Med，Max_of_Min]；

利用這種排序法的中值濾波運算僅需17次比較，與傳統算法相比。比較次數減少了近2倍，且該算法十分適用于在FPGA上做并行處理，大大提高了濾波的速度。

3中值濾波器硬件電路設計

關(guān)鍵要完成2個(gè)模塊的設計，分別是：

3．1 3*3窗口模塊

用硬件實(shí)現二維中值濾波，很重要的一點(diǎn)是能可靠地存儲實(shí)時(shí)圖像數據，并且使延時(shí)最短。為了滿(mǎn)足實(shí)時(shí)性的要求，對圖像進(jìn)行全幀預處理，但這種全幀預處理并不是先將整幀圖像數據完全保存在存儲器中后再對全幀圖像數據進(jìn)行處理，而是存儲n-1行圖像數據后便開(kāi)始處理，其中n為窗口大小。在本設計中，選用3*3窗口的中值濾波器，即n=3。這樣設計的好處是，FPGA可以以串行流水方式實(shí)現該模塊，節省了許多時(shí)間，為實(shí)時(shí)處理創(chuàng )造了有利條件。圖1給出3*3窗口中值濾波硬件框圖。

4 基于FPGA的處理結果

整個(gè)電路的設計使用Verilog HDL語(yǔ)言編寫(xiě)，以Altera公司的Stratix II EP2S60器件為硬件平臺，在Quartus II 5．1的軟件開(kāi)發(fā)環(huán)境下實(shí)現320*256*16 bit灰度圖像的中值濾波。該圖像1場(chǎng)時(shí)間是20ms(其中場(chǎng)消隱時(shí)間約為6．35 ms)，像素時(shí)鐘是6 MHz，算法占用資源如表2所示。

5 結束語(yǔ)

本設計方案采用了一種改進(jìn)的快速中值濾波算法，成功地在A(yíng)ltera公司的高性能Stratix II EP2S60上實(shí)現整個(gè)數字紅外圖像濾波，在保證實(shí)時(shí)性的同時(shí)，使得硬件體積大為縮減，大大降低了成本，具有很強的實(shí)用價(jià)值。如果再結合其他濾波預處理方法，則可以進(jìn)一步提高其濾除噪聲的能力，更好地改善圖像質(zhì)量。本設計方案只能運用于矩陣型3*3模板，對于其他類(lèi)型的模板(如5*5模板、十字線(xiàn)型模板)，需要重新進(jìn)行系統設計。另外。在FPGA設計中，一定要嚴格控制時(shí)序，保證時(shí)鐘有足夠的建立時(shí)間和保持時(shí)間，并保證時(shí)序的嚴格同步，電路的延時(shí)應該盡可能小。