德州儀器：最小化芯片級功耗

半導體產(chǎn)業(yè)長(cháng)期以來(lái)奉“越小越好”為真理，但隨著(zhù)工藝技術(shù)不斷向纖小型方向發(fā)展，功率問(wèn)題也不斷出現，導致技術(shù)發(fā)展出現了瓶頸?；パa金屬氧化物半導體(CMOS)工藝技術(shù)是現代微處理器與數字信號處理器(DSP)產(chǎn)品所采用的主導技術(shù)。CMOS制造工藝技術(shù)從90納米向65納米乃至更小型方向過(guò)渡，芯片密度不斷提高，靜態(tài)與動(dòng)態(tài)功耗常常會(huì )超過(guò)可接受的數值。采用電壓縮放技術(shù)可解決上述問(wèn)題。

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根據摩爾定律，芯片級的晶體管密度和芯片復雜性每24個(gè)月就會(huì )翻一番，而集成電路的性能也將相應提高。因此，能夠在相同或更低的面積上集成更多的功能，并以更低的成本，實(shí)現更多的特性以及更高的速度。

與任何受益與摩爾定律的其他芯片類(lèi)型一樣，DSP也實(shí)現了一系列新型多媒體應用，如便攜式媒體播放器、智能電話(huà)與各種影像設備等。同時(shí)，電信、無(wú)線(xiàn)通信以及網(wǎng)絡(luò )領(lǐng)域的基礎設施應用也受益匪淺。

CMOS技術(shù)是現代DSP與微處理器設計的常用技術(shù)。與其他技術(shù)相比，該技術(shù)的處理與縮放更為簡(jiǎn)單易行。此外，它還可提供良好的性能功耗比。

盡管高級技術(shù)的縮放可在單位面積上實(shí)現更多的元件數量與更高的功能，但單位面積的功率（功率密度）也在同時(shí)增加。隨著(zhù)硅芯片技術(shù)的穩步發(fā)展，推動(dòng)CMOS工藝向65nm技術(shù)節點(diǎn)甚至更小的結構尺寸方向發(fā)展，芯片級的靜態(tài)與動(dòng)態(tài)功率問(wèn)題也日益突出。

靜態(tài)功耗是指器件上電閑置時(shí)的功耗，即沒(méi)有晶體管開(kāi)關(guān)情況下的功耗。因此，靜態(tài)功耗與工作負載和使用情況無(wú)關(guān)。靜態(tài)功耗的主要來(lái)源在于漏電流IL，而影響漏電流的主要因素則是晶體管的類(lèi)型，其中包括物理尺寸（長(cháng)度、寬度）以及硅芯片制造工藝技術(shù)的各種特點(diǎn)等（如氧化層的厚度、摻雜配置）。

在晶體管方面，靜態(tài)功耗PS等于電源電壓Vss與IL的乘積。造成漏電流的因素為晶體管關(guān)閉時(shí)的次閾值漏電流（I）、結漏(IL、J)以及隧道漏電流(IL、GT)等。請參見(jiàn)圖1。

另一方面，動(dòng)態(tài)功耗則是時(shí)鐘速度（晶體管開(kāi)關(guān)速度）和晶體管電容負載的函數，它也取決于物理晶體管的尺寸。更具體地說(shuō)，我們可以看到，I=CdV/dt，而PD=ID，Vcc=CfVcc2，這里的C為電容（晶體管與電線(xiàn)）負載，f等于開(kāi)關(guān)頻率，而Vcc則等于電源電壓。理想情況下，靜態(tài)功耗為零，這樣總功耗就為PD。

圖2顯示了通過(guò)CMOS逆變器的漏電流和動(dòng)態(tài)電流。采用高級工藝技術(shù)節點(diǎn)的情況下，靜態(tài)功耗的增幅比動(dòng)態(tài)功耗的增幅更快。

圖1 具有漏電流現象的NMOS晶體管單元

圖2 具有電容負載的CMOS逆變器