常用EDA設計與仿真軟件介紹
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(1)VHDL語(yǔ)言 超高速集成電路硬件描述語(yǔ)言(VHSIC Hardware Deseription Languagt，簡(jiǎn)稱(chēng)VHDL)，是IEEE的一項標準設計語(yǔ)言。它源于美國國防部提出的超高速集成電路(Very High Speed Integrated Circuit，簡(jiǎn)稱(chēng)VHSIC)計劃，是ASIC設計和PLD設計的一種主要輸入工具。
(2)Veriolg HDL 是Verilog公司推出的硬件描述語(yǔ)言，在A(yíng)SIC設計方面與VHDL語(yǔ)言平分秋色。
(3)其它EDA軟件如專(zhuān)門(mén)用于微波電路設計和電力載波工具、PCB制作和工藝流程控制等領(lǐng)域的工具，在此就不作介紹了。
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