模擬工程師必知必會(huì ):帶你全方位學(xué)習模數轉換器三

　　用抖動(dòng)等于8ps的采樣時(shí)鐘數字化70MHz的模擬信號，可以得到接近49dB SNR的有限抖動(dòng)，相當于將10位ADC的性能降低到了約8位。時(shí)鐘抖動(dòng)必須小于2ps才能取得等效于10位ADC的SNR。還有許多影響SNR的二階因素，但上述等式是非常好的一階接近函數。差分時(shí)鐘常用來(lái)減小抖動(dòng)。

　　電源輸入

　　大多數ADC有分離的電源輸入，一個(gè)用于模擬電路，一個(gè)用于數字電路。推薦在盡量靠近ADC的位置使用足夠多的去耦電容。盡量減少PCB的過(guò)孔數量，并減小從ADC電源引腳到去耦電容的走線(xiàn)長(cháng)度，從而使ADC和電容之間的電感為最小。就像參考電壓去耦一樣，電路板設計師為了節省電路板面積有時(shí)會(huì )把去耦電容放在芯片下方PCB板的背面，基于同樣的理由，這種情況也應避免。ADC數據手冊一般會(huì )提供推薦的去耦方案。為了達到特定的性能，電源和地經(jīng)常會(huì )采用專(zhuān)門(mén)的PCB層實(shí)現。

　　數字輸出

　　ADC開(kāi)關(guān)數字信號輸出會(huì )產(chǎn)生瞬時(shí)噪聲，并向后耦合到ADC中敏感的模擬電路部分，從而引發(fā)故障?？s短輸出走線(xiàn)長(cháng)度以減小ADC驅動(dòng)的電容負載有助于減小這一影響，在A(yíng)DC輸出端放置串行電阻也可以降低輸出電流尖峰。ADC數據手冊通常對此也有一些設計建議。

　　以上我們介紹了什么是ADC,ADC的技術(shù)參數指標及誤區，并為大家詳述了如何提高ADC性能的一些建議。下面我們將繼續介紹ADC的一些具體設計中的問(wèn)題，ADC輸入噪聲利弊分析、ADC輸入轉換器電路分析、ADC輸入阻抗信號鏈設計等知識。詳述了ADC的設計挑戰，如何從高性能轉向低功耗，也對ADC的不同類(lèi)型數字輸出進(jìn)行了深解。

　　ADC輸入噪聲利弊分析

　　多數情況下，輸入噪聲越低越好，但在某些情況下，輸入噪聲實(shí)際上有助于實(shí)現更高的分辨率。這似乎毫無(wú)道理，不過(guò)繼續閱讀本指南，就會(huì )明白為什么有些噪聲是好的噪聲。

　　折合到輸入端噪聲(代碼躍遷噪聲)

　　實(shí)際的ADC在許多方面與理想的ADC有偏差。折合到輸入端的噪聲肯定不是理想情況下會(huì )出現的，它對ADC整體傳遞函數的影響如圖1所示。隨著(zhù)模擬輸入電壓提高，"理想"ADC(如圖1A所示)保持恒定的輸出代碼，直至達到躍遷區，此時(shí)輸出代碼即刻跳變?yōu)橄乱粋€(gè)值，并且保持該值，直至達到下一個(gè)躍遷區。理論上，理想ADC的"代碼躍遷"噪聲為0,躍遷區寬度也等于0.實(shí)際的ADC具有一定量的代碼躍遷噪聲，因此躍遷區寬度取決于折合到輸入端噪聲的量(如圖1B所示)。圖1B顯示的情況是代碼躍遷噪聲的寬度約為1個(gè)LSB(最低有效位)峰峰值。

　　圖1:代碼躍遷噪聲(折合到輸入端噪聲)及其對ADC傳遞函數的影響

　　由于電阻噪聲和"kT/C"噪聲，所有ADC內部電路都會(huì )產(chǎn)生一定量的均方根(RMS)噪聲。即使是直流輸入信號，此噪聲也存在，它是代碼躍遷噪聲存在的原因。如今通常把代碼躍遷噪聲稱(chēng)為"折合到輸入端噪聲",而不是直接使用"代碼躍遷噪聲"這一說(shuō)法。折合到輸入端噪聲通常用ADC輸入為直流值時(shí)的若干輸出樣本的直方圖來(lái)表征。大多數高速或高分辨率ADC的輸出為一系列以直流輸入標稱(chēng)值為中心的代碼(見(jiàn)圖2)。為了測量其值，ADC的輸入端接地或連接到一個(gè)深度去耦的電壓源，然后采集大量輸出樣本并將其表示為直方圖(有時(shí)也稱(chēng)為"接地輸入"直方圖)。由于噪聲大致呈高斯分布，因此可以計算直方圖的標準差σ,它對應于有效輸入均方根噪聲。參考文獻1詳細說(shuō)明了如何根據直方圖數據計算σ值。該均方根噪聲雖然可以表示為以ADC滿(mǎn)量程輸入范圍為基準的均方根電壓，但慣例是用LSB rms來(lái)表示。