模擬工程師必知必會(huì ):帶你全方位學(xué)習模數轉換器四

　　在當今的模數轉換器(ADC)領(lǐng)域，ADC制造商主要采用三類(lèi)數字輸出。這三種輸出分別是：互補金屬氧化物半導體(CMOS)、低壓差分信號(LVDS)和電流模式邏輯(CML)。每類(lèi)輸出均基于采樣速率、分辨率、輸出數據速率和功耗要求，根據其工作方式和在A(yíng)DC設計中的典型應用方式進(jìn)行了論述。本文將討論如何實(shí)現這些接口，以及各類(lèi)輸出的實(shí)際應用，并探討選擇和使用不同輸出時(shí)需要注意的事項。此外還會(huì )給出關(guān)于如何處理這些輸出的一般指南，并討論各類(lèi)輸出的優(yōu)劣。

　　基本知識

　　使用數字接口時(shí)，無(wú)論何種數字輸出，都有一些相同的規則和事項需要考慮。首先，為實(shí)現最佳端接，接收器(FPGA或ASIC)端最好使用真正的電阻終端。接收器端的反射可能會(huì )破壞系統的時(shí)序預算。使用CMOS和LVDS輸出時(shí)，如果系統中有多個(gè)ADC，不要使用來(lái)自某個(gè)ADC的DCO(數據時(shí)鐘輸出)，否則可能導致時(shí)序錯誤以及接收器不適當地捕捉數據。在兩個(gè)ADC之間需要保持精確時(shí)序的I/Q系統中，這點(diǎn)尤其要注意。即使兩個(gè)ADC位于同一封裝中，也需要針對各ADC使用適當的DCO輸出，從而保持精確的時(shí)序關(guān)系。另一個(gè)需要注意的重要參數是數據格式。必須確保ADC和接收器采用同一數據格式(二進(jìn)制補碼或偏移二進(jìn)制)。此外，數據轉換速度也很重要。隨著(zhù)數據速率提高，接收器能夠正確捕捉數據的距離減小，原因是互連和電纜帶寬限制，以及由此引起的符碼間干擾等問(wèn)題。這些只是為什么必須將互連視作傳輸線(xiàn)路的其中幾個(gè)原因。以這種方式處理互連并了解傳輸線(xiàn)路的特性很重要。當數據速率提高時(shí)，以這種方式了解互連變得更加重要。必須確保導線(xiàn)尺寸正確，并且信號層與返回層之間的間距適當。此外還必須選擇具有穩定介電特性的電路板材料，使得走線(xiàn)特性在整個(gè)互連長(cháng)度上的波動(dòng)盡可能小。理想情況下，傳輸線(xiàn)路可以傳播到無(wú)窮遠處，但在實(shí)際應用中，這顯然是不可能的。集膚效應、電介質(zhì)損耗和輻射損耗等因素全都會(huì )影響傳輸線(xiàn)路參數，降低信號質(zhì)量。因此，必須以正確的物理參數適當設計傳輸線(xiàn)路，并且確保發(fā)送器與接收器的阻抗匹配。這樣做能夠節省電能，并將最高質(zhì)量的信號傳輸給接收器。

關(guān)于CMOS，我們所需要了解的

　　使用CMOS輸出時(shí)，有多個(gè)方面需要考慮。首先考慮邏輯電平的典型開(kāi)關(guān)速度(約1V/ns)、輸出負載(每個(gè)門(mén)約10pF)和充電電流(每路輸出約10mA)。應當采用盡可能小的容性負載，使充電電流最小。這可以利用盡可能短的走線(xiàn)僅驅動(dòng)一個(gè)門(mén)來(lái)實(shí)現，最好沒(méi)有任何過(guò)孔。此外還可以利用阻尼電阻來(lái)盡量降低充電電流。之所以必須將這些電流降至最小，是因為它們會(huì )迅速疊加。例如，一個(gè)四通道14位ADC的瞬態(tài)電流可能高達14 x 4 x 10 mA = 560 mA!串聯(lián)阻尼電阻有助于抑制如此大的瞬態(tài)電流，降低輸出瞬態(tài)效應產(chǎn)生的噪聲，從而防止輸出在A(yíng)DC中造成額外的噪聲和失真。

　　圖1. 帶阻尼電阻的CMOS輸出驅動(dòng)器。

　　阻尼電阻和容性負載的時(shí)間常數應小于輸出數據速率周期的大約10%。例如，如果使用采樣速率為80 MSPS的ADC，各CMOS輸出端的容性負載為10 pF，則時(shí)間常數應為12.5 ns的大約10%，即1.25 ns。因此，阻尼電阻R可以設置為100Ω，這個(gè)阻值很容易獲得，并且滿(mǎn)足時(shí)間常數條件。選擇更大的R值可能會(huì )降低輸出數據建立時(shí)間性能，并干擾接收器端正常的數據捕捉。ADC CMOS輸出端的容性負載只能是單門(mén)負載，無(wú)論如何都不應直接連接到高噪聲數據總線(xiàn)。要連接到數據總線(xiàn)，應使用一個(gè)中間緩沖寄存器，從而將ADC CMOS輸出端的負載降至最低。隨著(zhù)CMOS輸出的數據速率提高，瞬態(tài)電流也會(huì )增大，導致更高的功耗。CML的優(yōu)點(diǎn)是：因為數據的串行化，所以對于給定的分辨率，它需要的輸出對數少于LVDS和CMOS驅動(dòng)器。JESD204B接口規范所說(shuō)明的CML驅動(dòng)器還有一個(gè)額外的優(yōu)勢，因為當采樣速率提高并提升輸出線(xiàn)路速率時(shí)，該規范要求降低峰峰值電壓水平。

ADC設計挑戰：從高性能轉向低功耗

　　新的應用需求不斷推動(dòng)模擬技術(shù)的發(fā)展：性能越來(lái)越高，