片上系統SoC設計流程

　　20世紀90年代中期，因使用ASIC實(shí)現芯片組受到啟發(fā)，萌生應該將完整計算機所有不同的功能塊一次直接集成于一顆硅片上的想法。這種芯片，初始起名叫System on a Chip（SoC），直譯的中文名是系統級芯片。

　　如何界定SoC，認識并未統一。但可以歸納如下：

　?、?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/SoC">SoC應由可設計重用的IP核組成，IP核是具有復雜系統功能的能夠獨立出售的VLSI塊；

　?、贗P核應采用深亞微米以上工藝技術(shù)；

　?、跾oC中可以有多個(gè)MPU、DSP、MCU或其復合的IP核。

　　SoC 技術(shù)設計系統芯片流程

　　用SoC 技術(shù)設計系統芯片，一般先要進(jìn)行軟硬件劃分，將設計基本分為兩部分：芯片硬件設計和軟件協(xié)同設計。芯片硬件設計包括：

　　1．功能設計階段。

　　設計人員產(chǎn)品的應用場(chǎng)合，設定一些諸如功能、操作速度、接口規格、環(huán)境溫度及消耗功率等規格，以做為將來(lái)電路設計時(shí)的依據。更可進(jìn)一步規劃軟件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC 內，哪些功能可以設計在電路板上。

　　2．設計描述和行為級驗證

　　能設計完成后，可以依據功能將SOC 劃分為若干功能模塊，并決定實(shí)現這些功能將要使用的IP 核。此階段將接影響了SOC 內部的架構及各模塊間互

　　動(dòng)的訊號，及未來(lái)產(chǎn)品的可靠性。決定模塊之后，可以用VHDL 或Verilog 等硬件描述語(yǔ)言實(shí)現各模塊的設計。接著(zhù)，利用VHDL 或Verilog 的電路仿真器，對設計進(jìn)行功能驗證（functionsimulation，或行為驗證 behavioral simulation）。注意，這種功能仿真沒(méi)有考慮電路實(shí)際的延遲，但無(wú)法獲得精確的結果。

　　3．邏輯綜合

　　確定設計描述正確后，可以使用邏輯綜合工具（synthesizer）進(jìn)行綜合。綜合過(guò)程中，需要選擇適當的邏輯器件庫（logic cell library），作為合成邏輯電路時(shí)的參考依據。硬件語(yǔ)言設計描述文件的編寫(xiě)風(fēng)格是決定綜合工具執行效率的一個(gè)重要因素。事實(shí)上，綜合工具支持的HDL 語(yǔ)法均是有限的，一些過(guò)于抽象的語(yǔ)法只適于做為系統評估時(shí)的仿真模型，而不能被綜合工具接受。邏輯綜合得到門(mén)級網(wǎng)表。

　　4．門(mén)級驗證（Gate-Level Netlist Verification）

　　門(mén)級功能驗證是寄存器傳輸級驗證。主要的工作是要確認經(jīng)綜合后的電路是否符合功能需求，該工作一般利用門(mén)電路級驗證工具完成。注意，此階段仿真需要考慮門(mén)電路的延遲。

　　5．布局和布線(xiàn)

　　布局指將設計好的功能模塊合理地安排在芯片上，規劃好它們的位置。布線(xiàn)則指完成各模塊之間互連的連線(xiàn)。注意，各模塊之間的連線(xiàn)通常比較長(cháng)，因此，產(chǎn)生的延遲會(huì )嚴重影響SOC的性能，尤其在0.25 微米制程以上，這種現象更為顯著(zhù)。