基于PCI接口的IP驗證平臺

該IP核驗證平臺采用ALTERA Cyclone系列FPGA，型號為EP1C12Q240C8，提供超過(guò)30萬(wàn)門(mén)系統資源和240k bit的內部高速FIFO， 以及內部?jì)蓚€(gè)高速PLL，可以合成10M到200M的系統核心時(shí)鐘， 還提供36對高速LVDS差分接口，大規模應用經(jīng)過(guò)QUARTUS設計工具優(yōu)化后可以達到超過(guò)100MHz的系統工作頻率，滿(mǎn)足絕大多數用戶(hù)的應用，性?xún)r(jià)比很高。

　　IP核驗證平臺采用6層板PCB設計，使用獨立的外部時(shí)鐘同步芯片，可以為PCI及其它接口提供穩定的零延遲時(shí)鐘系統電路，滿(mǎn)足PCI總線(xiàn)的時(shí)鐘要求，使驗證平臺高速，穩定，可靠的工作。

　　S1500硬件驗證板照片

　　以下為IP核驗證平臺提供的IP核的詳細說(shuō)明：

　　功能0 PCI 橋設備

　　完全VHDL、VERILOG源代碼設計提供，無(wú)時(shí)間限制;

　　支持PCI總線(xiàn)橋規范1.1協(xié)議;

　　支持PCI總線(xiàn)規范2.3協(xié)議;

　　即插即用，無(wú)需驅動(dòng)，標準PCI橋功能;

　　支持PCI配置方式0，配置方式1;

　　支持PCI配置空間，IO空間，內存空間訪(fǎng)問(wèn);

　　支持PCI VGA設備和ISA橋功能;

　　支持PCI中斷和4個(gè)BUSMASTER(DMA)設備;

　　支持PCI 延遲傳送，RETRY重入功能;

　　內部PCI讀寫(xiě)FIFO各為512字節，4個(gè)PCI讀寫(xiě)請求隊列;

　　內部集成旋轉優(yōu)先級仲裁結構，公平的PCI主設備優(yōu)先級設置;

　　PCI突發(fā)方式，133M字節/秒數據峰值傳送;

　　功能1，2 16C950高速串口IP核設計