如何正確使用FPGA的時(shí)鐘資源

　　時(shí)鐘可以連接到FPGA上的一系列邏輯塊上。為確保時(shí)鐘信號在遠離時(shí)鐘源的寄存器上有合適的上升和下降時(shí)間（從而將輸入輸出時(shí)延控制在允許的范圍內），需要在時(shí)鐘驅動(dòng)器和負載之間插入時(shí)鐘緩沖器。DCM可用作時(shí)鐘輸入引腳和邏輯塊之間的時(shí)鐘緩沖器。

　　最后，還可以使用DCM將輸入時(shí)鐘信號轉換為差分I/O標準信號。例如，DCM可以將輸入的LVTTL時(shí)鐘信號轉換為L(cháng)VDS時(shí)鐘信號發(fā)送出去。

　　相位匹配時(shí)鐘分頻器

　　設計人員可使用相位匹配時(shí)鐘分頻器（PMCD）來(lái)生成相位匹配的分頻輸入時(shí)鐘信號。這與分頻時(shí)鐘的DCM頻率綜合相似。PMCD還能生成設計中相位匹配但有延遲的時(shí)鐘信號。在后一種情況下，PCMD能夠在輸入時(shí)鐘信號和其它PMCD輸入時(shí)鐘信號之間保持邊緣對齊、相位關(guān)系和歪斜。與DCM不同的是，在分頻器的值可配置的情況下，賽靈思器件中現有的PMCD生成的時(shí)鐘信號僅按2、4和8分頻。這意味著(zhù)PMCD生成的時(shí)鐘信號的頻率是輸入時(shí)鐘信號的1/2、1/4和1/8。在如Virtex-4FPGA這樣的賽靈思器件中，PMCD緊鄰 DCM并與其位于同一列上。每一列有兩個(gè)PMCD-DCM對。因此DCM的輸出可以驅動(dòng)PMCD的輸入。

　　由于DCM還負責處理去歪斜，因此只要不需要去歪斜時(shí)鐘，設計人員就可以使用不帶DCM的PMCD。通過(guò)專(zhuān)用引腳，還可以把一列中的兩個(gè)PMCD連接起來(lái)。圖2是 Virtex-4器件中的PMCD原語(yǔ)。詳細內容請參閱Virtex-4FPGA用戶(hù)指南（UG070，2.6版本）。

　　混合模式時(shí)鐘管理器

　　另一種類(lèi)型的時(shí)鐘資源——混合模式時(shí)鐘管理器（MMCM），用于在與給定輸入時(shí)鐘有設定的相位和頻率關(guān)系的情況下，生成不同的時(shí)鐘信號。不過(guò)與DCM不同是，MMCM使用PLL來(lái)完成這一工作。Virtex-6FPGA中的時(shí)鐘管理模塊（CMT）有兩個(gè)MMCM，而Virtex-7中的CMT有一個(gè) MMCM和一個(gè)PLL。Virtex-6器件中的MMCM沒(méi)有擴頻功能，因此輸入時(shí)鐘信號上的擴頻不會(huì )被濾波，將直接被傳送給MMCM輸出時(shí)鐘。但 Virtex-7FPGA的MMCM卻有擴頻功能。

　　Virtex-6FPGA中的MMCM要求插入一個(gè)校準電路，以便在用戶(hù)復位或用戶(hù)斷電后確保MMCM正確運行。賽靈思ISE設計套件11.5版本及更高版本能夠在設計的MAP階段自動(dòng)插入必要的校準電路。若使用賽靈思ISE 的更早版本，則需要使用賽靈思技術(shù)支持部提供的設計文件手動(dòng)插入校準電路。最后需要注意的是，在本移植該設計，以便用ISE11.5版本或更高版本實(shí)現時(shí)，必須手動(dòng)移除校準電路，或通過(guò)適當設置每個(gè)MMCM上的綜合屬性，禁用自動(dòng)插入功能。詳細介紹請參閱賽靈思答復記錄AR#33849。

　　對7系列器件中的MMCM就不存在這樣的問(wèn)題，因為這些FPGA只得到ISE13.1版本和更高版本以及新型Vivado設計套件的支持。Virtex-6系列中提供的MMCM間專(zhuān)用走線(xiàn)可便于用戶(hù)將全局時(shí)鐘資源用于設計的其余部分。

　　圖 3顯示了Virtex-6FPGA中的MMCM原語(yǔ)。各個(gè)端口的詳細介紹請參閱Virtex-6FPGA時(shí)鐘資源用戶(hù)指南（UG362，2.1版本）。圖 4顯示了賽靈思7系列FPGA中的MMCM原語(yǔ)，有關(guān)詳細介紹請參閱7系列FPGA時(shí)鐘資源用戶(hù)指南（UG472，1.5版本）。