如何正確使用FPGA的時(shí)鐘資源

把握DCM、PLL、PMCD和MMCM知識是穩健可靠的時(shí)鐘設計策略的基礎。賽靈思在其FPGA中提供了豐富的時(shí)鐘資源，大多數設計人員在他們的FPGA設計中或多或少都會(huì )用到。不過(guò)對FPGA設計新手來(lái)說(shuō)，什么時(shí)候用DCM、PLL、PMCD和MMCM四大類(lèi)型中的哪一種，讓他們頗為困惑。賽靈思現有的FPGA中沒(méi)有一款同時(shí)包含這四種資源（見(jiàn)表1）。

　　這四大類(lèi)中的每一種都針對特定的應用。例如，數字時(shí)鐘管理器（DCM）適用于實(shí)現延遲鎖相環(huán)（DLL）、數字頻率綜合器、數字移相器或數字頻譜擴展器。 DCM還是鏡像、發(fā)送或再緩沖時(shí)鐘信號的理想選擇。另一種時(shí)鐘資源相位匹配時(shí)鐘分頻器（PMCD）可用于實(shí)現相位匹配分配時(shí)鐘或相位匹配延遲時(shí)鐘。

　　鎖相環(huán)（PLL）和混合模式時(shí)鐘管理器（MMCM）處理的工作有許多是相同的，比如頻率綜合、內外部時(shí)鐘抖動(dòng)濾波、時(shí)鐘去歪斜等。這兩種資源也可用于鏡像、發(fā)送或再緩沖時(shí)鐘信號。

　　在深思設計實(shí)現細節時(shí)，把這些通常用法記在心里，有助于理清時(shí)鐘選擇的思路。對于長(cháng)期產(chǎn)品發(fā)展規劃而言，在制定合適的時(shí)鐘策略時(shí)，應考慮各個(gè)器件系列之間的兼容性。下面讓我們深入了解一下這些時(shí)鐘資源。

　　您可以使用DCM將時(shí)鐘源的輸入時(shí)鐘信號相乘，生成高頻率時(shí)鐘信號。與此類(lèi)似，可以將來(lái)自高頻率時(shí)鐘源的輸入時(shí)鐘信號相除，生成低頻率時(shí)鐘信號。

　　數字時(shí)鐘管理器

　　顧名思義，數字時(shí)鐘管理器（DCM）是一種用于管理時(shí)鐘架構并有助于時(shí)鐘信號成形和操控的模塊。DCM內含一個(gè)延遲鎖相環(huán)（DLL），可根據輸入時(shí)鐘信號，去除DCM輸出時(shí)鐘信號的歪斜，從而避免時(shí)鐘分配延遲。

　　DLL 內含一個(gè)延遲元件和控制邏輯鏈路。延遲元件的輸出是輸入時(shí)鐘延遲所得。延遲時(shí)間取決于延遲元件在延遲鏈路中的位置。這種延遲體現為針對原始時(shí)鐘的相位改變或相移，這就是所謂的“數字相移”。圖1所示的即為Virtex-4器件中的典型DCM模塊。根據Virtex-4FPGA用戶(hù)指南（UG070，2.6 版本）的介紹，Virtex-4中有三種不同的DCM原語(yǔ)。

　　一般來(lái)說(shuō)，DLL與PLL類(lèi)似。但與PLL不同的是DLL不含壓控振蕩器（VCO）。PLL會(huì )一直存儲相位和頻率信息，而DLL只存儲相位信息。因此，DLL略比PLL穩定。DLL和PLL這兩種類(lèi)型都可以使用模擬和數字技術(shù)設計，或者混合兩種技術(shù)設計。但賽靈思器件中的DCM采用全數字化設計。

　　由于DCM可以在時(shí)鐘路徑上引入延遲，比如您就可使用DCM可以精確地為DRAM生成行和列訪(fǎng)問(wèn)選通信號的時(shí)序。與此類(lèi)似，數據總線(xiàn)上的各個(gè)數據位可以在不同的時(shí)間到達。為了正確對數據位采樣，接收端的時(shí)鐘信號必須適當地與所有數據位的到達保持同步。如果接收器使用發(fā)射時(shí)鐘，可能會(huì )要求延遲從發(fā)送端到接收端的時(shí)鐘信號。

　　有時(shí)設計可能需要一個(gè)更高的時(shí)鐘頻率來(lái)運行FPGA上的邏輯。但是，只有低頻率輸出的時(shí)鐘源可以用。此時(shí)可以使用DCM將時(shí)鐘源的輸入時(shí)鐘信號相乘，生成高頻率時(shí)鐘信號。與此類(lèi)似，可以將來(lái)自高頻率時(shí)鐘源的輸入時(shí)鐘信號相除，生成低頻率時(shí)鐘信號。這種技術(shù)稱(chēng)為“數字頻率綜合”。

　　設計人員使用擴頻時(shí)鐘并通過(guò)調制時(shí)鐘信號來(lái)降低時(shí)鐘信號的峰值電磁輻射。未經(jīng)調制的時(shí)鐘信號的峰值會(huì )產(chǎn)生高電磁輻射。但經(jīng)調制后，電磁輻射被擴展到一系列時(shí)鐘頻率上，從而降低了所有頻點(diǎn)的輻射。一般來(lái)說(shuō)，如果需要滿(mǎn)足一定的最大電磁輻射要求和在FPGA上執行高速處理的時(shí)候（比如說(shuō)通信系統中接收器使用的解串器），就需要使用擴頻時(shí)鐘。因此，FPGA中的DCM將乘以輸入擴頻時(shí)鐘信號，在內部生成高頻時(shí)鐘信號。 DCM的輸出必須準確地跟隨擴頻時(shí)鐘，以保持相位和頻率對齊并更新去歪斜和相移。DCM相位和頻率對齊的惡化會(huì )降低接收器的歪斜裕量。