基于FPGA的通用位同步器設計方案(一)

　　該同步器工作過(guò)程如下：外部控制器根據基帶碼元速率設置相應參數，通過(guò)外部控制器接口將控制、地址和數據信號分別送往分頻器、環(huán)路濾波器和內部控制器。時(shí)鐘電路分別提供采樣時(shí)鐘和FPGA 時(shí)鐘，FPGA工作時(shí)鐘在片內通過(guò)分頻器產(chǎn)生所需頻率的時(shí)鐘，供FPGA 各模塊使用。輸入連續時(shí)間信號x（t） 經(jīng)由獨立時(shí)鐘控制的ADC 進(jìn)行采樣，轉換為8 位數字信號送至FPGA 內，符號化后變?yōu)橛蟹枖底中蛄?，送入內插濾波器模塊。內插濾波器根據輸入信號的采樣值和內部控制器給出的參數μk，在每個(gè)插值時(shí)刻kTi 計算出最佳判決點(diǎn)的內插值y（kTi）。定時(shí)誤差檢測計算出誤差μτ （n），輸出至環(huán)路濾波器。環(huán)路濾波器依據當前的參數設定，濾除噪聲并將誤差信息送給內部控制器。內部控制器以NCO為核心，根據處理后的誤差信息和設定的頻率字參數調整插值時(shí)刻kTi，使之盡可能接近最佳判決時(shí)刻，并輸出位同步脈沖BS，同時(shí)計算出誤差間隔μk 送給內插濾波器，進(jìn)行內插值計算，最終完成定時(shí)信息的恢復。

2 FPGA設計

　　2.1 整體結構設計

　　根據圖2的算法結構，FPGA設計采用模塊化方式，整體結構的頂層圖如圖3所示。

　　從圖3可以看到，該設計包含分頻器（DIV_FRE）、符號化（SYM）、內插濾波器（INTERPOLATION）、定時(shí)誤差檢測（TED）、環(huán)路濾波器（LPF）、內部控制器（INTER_CTL）和外部控制器接口的時(shí)序電路（EXTER_CTL）共7個(gè)模塊。其中，分頻器由片外晶振提供時(shí)鐘輸入，分頻后為片內其他模塊提供相應時(shí)鐘。其中碼元時(shí)鐘的分頻系數可由外部控制器通過(guò)接口進(jìn)行設置。符號化是將A/D采樣產(chǎn)生的無(wú)符號數轉換為有符號數，以便后續模塊進(jìn)行帶符號的運算。

　　外部控制器接口的時(shí)序電路將外部控制器送來(lái)的控制信號（ALE和RD）、地址信號（P2.0、P2.1）和數據信號（P0口）、轉換為FPGA 內分頻器、環(huán)路濾波器和NCO的使能信號和參數，實(shí)現對位同步器各參數的設置。

　　分頻器、符號化和外部控制器接口模塊實(shí)現較為簡(jiǎn)單，不再贅述。而內插濾波器、定時(shí)誤差檢測、環(huán)路濾波器和內部控制器的實(shí)現較為復雜，且本設計通過(guò)采用相應算法和改進(jìn)結構，實(shí)現了位同步器的通用性。本文將詳細闡述這些模塊的設計。

　　2.2 模塊詳細設計

　　2.2.1 內插濾波器設計

　　內插濾波器是完成算法的核心，它根據內插參數實(shí)時(shí)計算最佳判決點(diǎn)的內插值，即：

　　式中：mk 為內插濾波器基點(diǎn)索引，決定輸入序列中哪些采樣點(diǎn)參與運算，它由插值時(shí)刻kTi 確定；μk 為誤差間隔，決定了內插濾波器的沖激響應系數［1］.kTi 和μk 的信息由內部控制器反饋回來(lái)。

　　本設計的內插濾波器采用基于4 點(diǎn)分段拋物線(xiàn)多項式的Farrow結構實(shí)現。將式（1）變換為拉格朗日多項式，即令：