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用柵極驅動(dòng)器集成電路制作的100Ｗ數字功率放大器
作者：
時(shí)間：2013-11-15
來(lái)源：網(wǎng)絡(luò )
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當數字功率放大器的輸出功率大于50W之后，就無(wú)法只用單片全集成的集成電路來(lái)構成放大器，必須采用柵極驅動(dòng)器集成電路與大功率MOS-FET組合的構成方式。這里介紹一款用通用運算放大器、通用邏輯集成電路、柵極驅動(dòng)器及大功率MOS-FET組成的單聲道100W/8絞?忠羝倒β史糯篤鰲?圖1是該數字放大器的電路圖。輸入端用運算放大器接成積分電路，并從D類(lèi)輸出級引入負反饋。通過(guò)引入負反饋可以實(shí)現自澈振蕩和改善音頻帶域內的各種特性。振蕩頻率約為300kHz。
由于加有負反饋，所以即使D類(lèi)輸出級所加的電源電壓有所變動(dòng)，對放大器的增益也影響不大。所以電源電路采用變壓器電源，不對電源電壓進(jìn)行穩壓。
為了在負載電阻8繳鮮涑?00W的功率，其電源電壓應至少等于輸出信號的最大振幅和D類(lèi)輸出級的電壓損失之和。經(jīng)計算可知輸出信號的最大振幅為40V左右，所以電源電壓至少應大于±40V。再考慮到輸出級的電壓損失和電源的負載特性，無(wú)負載時(shí)所需的電源電壓至少應比上面的確良±40V電壓高出20%，所以把無(wú)負載時(shí)的電源電壓定為±50V。順便說(shuō)一句，輸出級的電壓損失包括大功率MOS-FET的導通電阻和輸出端低通濾波器的電感的直流電阻（約50M劍┮?鸕牡繆菇?。该林v糠值牡繆菇翟?00W輸出時(shí)約為0.7V[5×(0.09+0.05)]。
該電路的振蕩頻率由運算放大器構成的積分器和后面的開(kāi)關(guān)電路的延遲時(shí)間及負反饋量來(lái)決定。積分器為二階積分器，增大音頻范圍內的負反饋量可以改善放大器的失真率。
與運算放大器相連接的晶體三級管Tr1是電平移動(dòng)電路。由于半橋驅動(dòng)器集成電路IR2010是單電源供電的集成電路，需要將以地電位為基準的積分器輸出向以負電源為基準進(jìn)行電平移動(dòng)。
將電平移動(dòng)后的信號進(jìn)入CMOS邏輯電路的反相器。用第一個(gè)反相器把信號變換成1此特的信號。為了向IR2010輸入時(shí)間精度高（脈沖前、后沿陡峭）的PWM信號，用后面的多個(gè)反相器對脈沖波形進(jìn)行整形。這樣做還可以減小驅動(dòng)器集成電路內邏輯延遲時(shí)間的不一致造成的影響。
驅動(dòng)器集成電路的供電電壓較高，由源電壓會(huì )隨開(kāi)關(guān)狀態(tài)產(chǎn)生變動(dòng)，內部邏輯的閥值會(huì )產(chǎn)生變化，導致延遲時(shí)間不一致。當這種不一致過(guò)大時(shí)會(huì )引起大功率MOS-FET的開(kāi)關(guān)定時(shí)不準確，空載時(shí)間變動(dòng)，最終導致失真率變惡化。為了減小這種惡化，應加大驅動(dòng)器集成電路的輸入信號，并使輸入信號的上升沿和下降沿盡量地陡。另外，驅動(dòng)器集成電路的延遲時(shí)間是振蕩所需的延遲時(shí)間的一部分。
在IR2010的內部為了驅動(dòng)后面的D類(lèi)輸出級的兩只大功率MOS-FET，分別集成有兩個(gè)驅動(dòng)電路。上部驅動(dòng)電路的電源是通過(guò)自舉電路來(lái)提供的，圖1中的C28（3.3礔）和D21即是自舉電容和自舉二極管。上部驅動(dòng)電路部分與其他部分間的耐壓達200V，是通過(guò)耐壓200V的結來(lái)實(shí)現隔離的。
對IR2010來(lái)說(shuō)，輸出的驅動(dòng)信號導通延遲時(shí)間比關(guān)斷延遲時(shí)間長(cháng)30nS左右，所以在驅動(dòng)器集成電路的輸入級可不必設置空載時(shí)間形成電路。為了實(shí)現低失真率，空載時(shí)間應短一些為好。但是當空載時(shí)間過(guò)短時(shí)，穿通電流將增大。
對于數字放大器來(lái)說(shuō)，在過(guò)載時(shí)會(huì )反復出現周期短的峰值很大的浪涌電壓。大功率MOS-FET的耐壓至少應大于該浪涌電壓和電源電壓之和。經(jīng)計算MOS-FET的最低耐壓為130V，所以選用了耐壓為150V的IRFB23N15D。該管的柵極總電荷量Qg≤56nC，導通電阻RDS(on)≤90m蕉己芐。?屎嫌糜諞?00kHz通斷的數字功率放大器。
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