同步異步復位與亞穩態(tài)可靠性設計

　　1. 亞穩態(tài)與設計可靠性

　　設計數字電路時(shí)大家都知道同步是非常重要的，特別當要輸入一個(gè)信號到一個(gè)同步電路中，但是該信號由另一個(gè)時(shí)鐘驅動(dòng)時(shí)，這是要在接口處采取一些措施，使輸入的異步信號同步化，否則電路將無(wú)法正常工作，因為輸入端很可能出現亞穩態(tài)(Metastability)，導致采樣錯誤。這里我們對亞穩態(tài)的起因、危害、對可靠性的影響和消除仿真做一些介紹。

　　2. 亞穩態(tài)發(fā)生的原因

　　在同步系統中，如果觸發(fā)器的 setup time / hold time 不滿(mǎn)足，就可能產(chǎn)生亞穩態(tài)，此時(shí)觸發(fā)器輸出端 Q 在有效時(shí)鐘沿之后比較長(cháng)的一段時(shí)間處于不確定的狀態(tài)，在這段時(shí)間里 Q 端會(huì )出現毛刺、振蕩、或固定在某一電壓值，而不一定等于數據輸入端 D 的值。這段之間稱(chēng)為決斷時(shí)間(resolution time)。經(jīng)過(guò) resolution time 之后 Q端將穩定到 0 或1上，但是究竟是0 還是 1，這是隨機的，與輸入沒(méi)有必然的關(guān)系。亞穩態(tài)實(shí)質(zhì)是介于”0””1”電平之間的一個(gè)狀態(tài)。亞穩態(tài)是 FF的一個(gè)固有特性。正常采樣也會(huì )有一個(gè)亞穩態(tài)時(shí)間。當建立保持時(shí)間滿(mǎn)足時(shí)，FF 在經(jīng)歷采樣、亞穩態(tài)后，進(jìn)入一個(gè)正確的狀態(tài)。如果建立保持時(shí)間不滿(mǎn)足，那么FF會(huì )有一個(gè)相當長(cháng)的亞穩態(tài)時(shí)間，最后隨機進(jìn)入一個(gè)固定態(tài)。

　　3. 亞穩態(tài)的危害

　　由于輸出在穩定下來(lái)之前可能是毛刺、振蕩、固定的某一電壓值，因此亞穩態(tài)除了導致邏輯誤判之外，輸出 0～1 之間的中間電壓值還會(huì )使下一級產(chǎn)生亞穩態(tài)，即導致 meta. stability的傳播。邏輯誤判(由于組合邏輯的 race，導致總線(xiàn)狀態(tài)的不穩定)有可能通過(guò)電路的特殊設計減輕危害(如異步 FIFO中 Gray碼計數器的作用，一次只變化一位)，而亞穩態(tài)的傳播則擴大了故障面，難以處理。

4. 亞穩態(tài)的簡(jiǎn)單解決辦法

　　只要系統中有異步元件，亞穩態(tài)就是無(wú)法避免的，因此設計的電路首先要減少亞穩態(tài)導致錯誤的發(fā)生，其次要使系統對產(chǎn)生的錯誤不敏感。前者要靠同步來(lái)實(shí)現，而后者根據不同的設計應用有不同的處理辦法。用同步來(lái)減少亞穩態(tài)發(fā)生機會(huì )的典型電路如圖 1 所示。

　　圖 1 兩級同步化電路

　　在圖 1 中，左邊為異步輸入端，經(jīng)過(guò)兩級觸發(fā)器同步，在右邊的輸出將是同步的，而且該輸出基本不存在亞穩態(tài)。其原理是即使第一個(gè)觸發(fā)器的輸出端存在亞穩態(tài)，經(jīng)過(guò)一個(gè) CLK 周期后，第二個(gè)觸發(fā)器 D 端的電平仍未穩定的概率非常小，因此第二個(gè)觸發(fā)器 Q 端基本不會(huì )產(chǎn)生亞穩態(tài)。

　　注意，這里說(shuō)的是“基本”，也就是無(wú)法“根除”，那么如果第二個(gè)觸發(fā)器 Q出現了亞穩態(tài)會(huì )有什么后果呢?后果的嚴重程度是由你的設計決定的，如果系統對產(chǎn)生的錯誤不敏感，那么系統可能正常工作，或者經(jīng)過(guò)短暫的異常之后可以恢復正常工作，例如設計異步 FIFO時(shí)使用格雷碼計數器當讀寫(xiě)地址的指針就是處于這方面的考慮。如果設計上沒(méi)有考慮如何降低系統對亞穩態(tài)的敏感程度，那么一旦出現亞穩態(tài)，系統可能就崩潰了。

　　5. 亞穩態(tài)與系統可靠性