同步異步復位與亞穩態(tài)可靠性設計

異步復位相比同步復位：

　　1. 通常情況下(已知復位信號與時(shí)鐘的關(guān)系)，最大的缺點(diǎn)在于異步復位導致設計變成了異步時(shí)序電路，如果復位信號出現毛刺，將會(huì )導致觸發(fā)器的誤動(dòng)作，影響設計的穩定性。

　　2. 同時(shí)，如果復位信號與時(shí)鐘關(guān)系不確定，將會(huì )導致亞穩態(tài)情況的出現。下面先給出一個(gè)例子，然后就亞穩態(tài)進(jìn)行重點(diǎn)討論。

　　亞穩態(tài)的定義(說(shuō)明)：

　　在 Howard Johnson 的《High Speed Digital Design: A Handbook of Black Magic》一書(shū)中，專(zhuān)門(mén)就邏輯電路的亞穩態(tài)作了專(zhuān)門(mén)的分析。由于 timing margine 不夠，電路的輸入沒(méi)有能夠上到所需要的邏輯電平高度，導致邏輯器內部不得不花費額外的時(shí)間使得輸出達到所需的穩定邏輯狀態(tài)，這個(gè)額外的時(shí)間，我們也叫作決斷時(shí)間(resolution time)。在 Johnson舉的例子里，邏輯器件的邏輯電平是用電容來(lái)維持的，如果時(shí)序不夠，就好像給電容充電不足。

　　Howard Johnson 在書(shū)中(P123 頁(yè)-3.11.2)用一個(gè) flip-flop 的例子來(lái)說(shuō)明亞穩態(tài)(metastable behavior)。

　　書(shū)中用一個(gè) amplifier，兩個(gè) switch，一個(gè)電容來(lái)模擬 flip-flop 的工作狀態(tài)。電容用來(lái)保存電路的邏輯電平，兩個(gè) switch 狀態(tài)的改變可以模擬數據的輸入和 flip-flop 的工作狀態(tài)。在flip-flop開(kāi)始翻轉之前，輸入數據的邏輯電平存儲在電容里，然后flip-flop通過(guò)一個(gè)switch S1斷開(kāi)與輸入端的連接，同時(shí)通過(guò) amplifier(帶有一個(gè)正反饋環(huán))開(kāi)始進(jìn)行內部的翻轉機制。

　　從輸入端 switch S1斷開(kāi)，和正反饋環(huán)上的 switch S2閉合開(kāi)始，amplifier 就處于一個(gè)冪指數形式的中間態(tài)，或者說(shuō)是不穩定態(tài)(形象地說(shuō)就是“工作中”)，可以用如下式子表達：

　　V(out)=V(in)exp[kt]。

　　其中 V(in)表示輸入邏輯的電平，V(out)表示輸出的邏輯電平。k 是一個(gè)時(shí)間常數，它和 amplifier 的帶寬以及正反饋環(huán)路有關(guān)。

　　我們看到，如果 flip-flop 在用電容對輸入電壓采樣的時(shí)間過(guò)短，也就是所謂的時(shí)序不夠，就會(huì )導致 V(in)的值很小，對于 flip-flop 就需要花很長(cháng)的時(shí)間使得輸出邏輯 V(out)達到標準電平，也就是說(shuō)電路處于中間態(tài)的時(shí)間變長(cháng)，使得電路“反應”變遲鈍。這就是我們所說(shuō)的“亞穩態(tài)”。

　　從 Johnoson 的一系列試驗可以看出，隨著(zhù) timing margine 不足程度的加深，邏輯電路“反應”會(huì )越來(lái)越慢，當超過(guò)一定的極限時(shí)候，邏輯電路就沒(méi)有輸出。

　　可以說(shuō)，電路亞穩態(tài)的存在，會(huì )給時(shí)序設計帶來(lái)很多連鎖反應。因此 ，對于高速邏輯電路的設計，充分的 timing margine 是必需的。