嵌入式存儲器的設計方法和策略
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存儲器的外包設計
存儲器模塊都具有相對獨立的特性，在一個(gè)時(shí)鐘系統中它通常占用一個(gè)管道，從成本和人力資源兩方面考慮，許多芯片開(kāi)發(fā)商都將存儲器模塊外包設計，因為，與其它半導體芯片相比，在系統中定義和分離存儲器模塊要容易得多。此外，諸多因素促進(jìn)了存儲器編輯器及定制存儲器設計公司的發(fā)展，例如：存儲器模塊的標準模塊特性、對嵌入式存儲器的巨大市場(chǎng)需求以及存儲器核心采用的是系統設計人員不熟悉的新技術(shù)，為了滿(mǎn)足緊迫的系統設計進(jìn)度要求，存儲器設計公司通過(guò)板上存儲器設計及時(shí)地為系統設計公司服務(wù)。
當許多公司外包嵌入式存儲器設計時(shí)，也有許多公司遲遲遲疑不決。在外包設計過(guò)程中，要讓系統設計人員盡可能早地獲得引腳的位置、存儲芯片面積以及存儲器HDL模型，這樣，就能夠及時(shí)和高效地推出系統級芯片，同時(shí)不必擔心系統芯片的面積、性能和品質(zhì)問(wèn)題。
獲取嵌入式存儲器設計的另一種方法是利用存儲器編譯器，它能夠快捷和廉價(jià)地設計存儲器物理模塊。盡管該方法很有效并且完全適合標準存儲器結構，但它存在若干缺陷。通常，編譯后的存儲器設計導出大量存儲器模塊，并造成系統的整體性能下降，另外，當系統設計需要添加新的功能時(shí)，該設計方法靈活性較差。
與此相反，向存儲器定制設計公司定制嵌入式存儲器設計則大有裨益。定制存儲器可滿(mǎn)足系統對存儲器的突發(fā)需求，例如修改邏輯電路以便和存儲器核實(shí)現邏輯兼容。定制存儲器不是簡(jiǎn)單地在芯片上嵌入標準存儲器模塊，然后圍繞存儲器的其它邏輯電路來(lái)綜合實(shí)現預想的功能。實(shí)際上，設計人員將邏輯電路直接植入存儲器模塊，從而使物理版圖與存儲器的存儲單元緊密結合，這就能減小芯片的總面積，從而實(shí)現較高的存儲密度，并提高芯片的性能，達到高速、緊湊、低耗電和布線(xiàn)簡(jiǎn)潔的設計要求。
現有存儲器設計的復雜性需要完整的設計流程。本文介紹的設計方法包括設計概念、網(wǎng)表的建立、設計、布線(xiàn)以及存儲器模塊的驗證，該方法可確保存儲器模塊在嵌入SoC時(shí)能有效地工作。
RISC中的存儲器設計
在500MHz、64位RISC微處理器的嵌入式存儲器設計中，片上存儲器速度要足夠快速，結構要足夠復雜，否則無(wú)法與高速而復雜的微處理器相匹配。定制存儲器占據200mm2 處理器1/3以上的面積，包括：一級和二級高速緩存、將虛擬頁(yè)地址轉化為物理地址的兩級轉換后備緩存(TLB)、用于定點(diǎn)和浮點(diǎn)內核的多端口寄存器文件以及查尋表(LUT)和通用存儲器(GP)等。高速緩存包含實(shí)現數據存儲、標識及LRU功能的獨立存儲器。除了多端口存儲陣列之外，寄存器文件還包含用于地址翻譯和命名邏輯單元的ROM和CAM(見(jiàn)圖1)。
總之，要設計20個(gè)獨特的存儲器。
存儲器的復雜性和獨特性表明，采用存儲器編譯器并不完全可行，每種嵌入式存儲器都需要采用新的電路技術(shù)來(lái)設計，以便滿(mǎn)足微處理器的高性能、高密度、低功耗和極低噪聲的要求。
這樣的高速微處理器必須采用最先進(jìn)的0.18μm、6層銅線(xiàn)雙鑲嵌金屬CMOS工藝制作，其極小的特征尺寸和高性能的晶體管使存儲器設計面臨嚴峻的考驗，因為窄金屬導線(xiàn)(線(xiàn)高大于水平間距)尤其容易受到串擾及電子遷移效應的影響，而晶體管的低閾值將導致抗噪聲性能降低。
嵌入式存儲器設計方法
要制定出每個(gè)設計人員都必須遵循的設計指南，首先要開(kāi)發(fā)出一套設計標準，該標準包括最優(yōu)門(mén)比率、扇出數目、最大晶體管寬度以及預布線(xiàn)阻抗和電容的經(jīng)驗法則。在高密度、高速存儲器的設計過(guò)程中，要采用先進(jìn)的電路技術(shù)、抗串擾技術(shù)及噪聲容限設計標準。串擾標準規定了鄰近信號的布線(xiàn)規則，其它噪聲容限標準則規定靜態(tài)噪聲容限和鎖存電路的可寫(xiě)性規則。
芯片的多種宏設計要求與電路標準保持一致。時(shí)鐘發(fā)生器和寄存器的標準尤為重要，它們是整個(gè)CPU輸入設置和保持時(shí)間維持一致的前提。為了使時(shí)鐘偏差最小，設計人員需要密切控制占空比和扇出數目以及所有時(shí)鐘發(fā)生器的上升和下降時(shí)間。
另外，我們采用可測性設計(DFT)方法，如掃描和全頻內建自檢(BIST)方法來(lái)設計每個(gè)存儲器。毫無(wú)無(wú)疑，BIST技術(shù)比采用測試儀器測試要復雜得多，后者要將嵌入式存儲器的I/O信號復用到測試總線(xiàn)上，并通過(guò)布線(xiàn)連接到芯片的I/O端口以便測試儀器進(jìn)行測試。但是，BIST方法的優(yōu)點(diǎn)在于與測試儀器無(wú)關(guān)，并可全頻測試存儲器。利用BIST復雜的測試功能，可以用標記將故障與特定的例程或一個(gè)實(shí)際的I/O或一個(gè)存儲單元隔離。該特性可實(shí)現冗余處理和詳細的故障分析。BIST還具備測試存儲器功能和確定宏或存儲器最大工作頻率的能力，但通常無(wú)法計算宏的存取時(shí)間。
DFT方法雖然增加不到2%的開(kāi)銷(xiāo)，但對存儲器的驗證來(lái)說(shuō)，其作用非常重要。采用這些技術(shù)及定制嵌入式ATE(自動(dòng)測試設備)電路，我們已經(jīng)制作了一些測試芯片來(lái)驗證存儲器設計過(guò)程中采用的復雜設計技術(shù)(圖2)。
現在，要驅動(dòng)500MHz的外部I/O引腳很不實(shí)際，我們設計了專(zhuān)用嵌入式ATE電路來(lái)俘獲并評估嵌入式宏的實(shí)際存取時(shí)間。通過(guò)建立片上測試器，可確保采用低成本的數字測試器來(lái)驅動(dòng)及評測芯片。
時(shí)序和功能驗證
對高性能半導體芯片，精確的時(shí)序模型至關(guān)重要。為了提取嵌入式存儲器中關(guān)鍵路徑的特征并進(jìn)行仿真，要采用了Avant！公司的Hspice軟件。從仿真運行時(shí)間來(lái)看，仿真整個(gè)宏的LPE網(wǎng)表是不切實(shí)際的，為此要采用集總和加載技術(shù)(見(jiàn)圖3)。
集總和加載方法是通用技術(shù)，面臨分布式載荷造成的模型不精確的問(wèn)題，并受到由阻容(RC)網(wǎng)絡(luò )引起的傳輸線(xiàn)效應的影響。RC網(wǎng)絡(luò )不僅包含阻容元件，還包含要對柵極、源極和漏極電容精確建模的晶體管。為了獲得精確時(shí)序，要建立驗證關(guān)鍵路徑中所有元件與實(shí)際宏的LPE網(wǎng)表之間匹配程度的工具。對我們感興趣的節點(diǎn)，要比較關(guān)鍵路徑和LPE網(wǎng)表之間的引線(xiàn)、柵極、源極、漏極、耦合電容和電阻。當這些參數不匹配時(shí)，就必須修正負載模型。
Hspice可以仿真溫度、P-T-V曲線(xiàn)并對每個(gè)角作出測量說(shuō)明和繪圖分析,從而便于查找不正確的電路行為，例如分析信號偏移率變差的程度、由串擾引起的信號尖峰、不期望的脈沖重疊程度、傳輸延遲變壞的程度、時(shí)鐘電路的建立和保持時(shí)間變壞的程度等。
我們通常利用Verilog或VHDL模型來(lái)仿真整個(gè)SoC并對其建模。為了確保精確度，每個(gè)嵌入式存儲器都有一個(gè)與之對應的Verilog模型，這樣才能確保電路的功能與HDL模型匹配。對每個(gè)存儲器，要建立全面的測試平臺來(lái)測試所有的地址組合、控制和測試模式(即掃描和BIST)，然后，我們將測試矢量及其相關(guān)的預測數據應用到每個(gè)宏的所有LPE網(wǎng)表。
如上所述，可以證明用Hspice仿真大型網(wǎng)表和大型測試向量集(通常有數千個(gè)向量)是不切實(shí)際的。為了彌合Hspice和Verilog之間的差距，要采用Synopsys公司的Timemill測試工具， 該工具可將邏輯等價(jià)性測試和電路的電性能驗證結合起來(lái)，它可將向量驅動(dòng)的全部存儲器的LPE網(wǎng)表作為輸入置于Verilog環(huán)境中進(jìn)行仿真，其優(yōu)點(diǎn)在于能檢測電路網(wǎng)表和Verilog模型之間功能上的差異，并具有良好時(shí)序精度，從而發(fā)現時(shí)序缺陷。Timemill測試工具不是故障仿真器，但是測試向量能夠涵蓋99%以上的待測節點(diǎn)。我們在與Hspice仿真相同的P-T-V曲線(xiàn)下運行了Timemill測試。此外，還檢測了未驅動(dòng)的節點(diǎn)、最低和最高工作頻率及P-T-V曲線(xiàn)的極端情形。
物理驗證
我們還采用Mentor Graphics公司的Calibre工具來(lái)驗證物理設計，并用完整的LVS和DRC規則基準來(lái)檢驗電路連接的正確性、所有的間距和寬度等，用附加的質(zhì)量保證規則基準來(lái)檢驗浮動(dòng)層、阻抗連接和不期望出現的幾何結構。
對于版圖的寄生參數抽取，要采用Mentor公司的xCalibre工具，它可生成用于Hspice關(guān)鍵路徑分析和Timemill仿真的LPE網(wǎng)表。為了達到精確抽取，版圖的層次必須與電路圖的層次匹配，此外，所有的饋通(feedthrough)必須嵌入頁(yè)元(leaf cell)中，這樣其寄生效應才會(huì )在子電路的LPE網(wǎng)表中得到仿真。
LPE網(wǎng)表只能對關(guān)鍵路徑仿真進(jìn)行事后說(shuō)明，但為了防止LPE預仿真和LPE后仿真的結果之間出現大的差異，這樣做有必要。假如我們要達到高性能的仿真結果，關(guān)注實(shí)際版圖的質(zhì)量對電路設計技術(shù)也至關(guān)重要，例如合并或共用信號源極或漏極、屏蔽時(shí)鐘信號線(xiàn)和解碼信號線(xiàn)組、以及使用多個(gè)觸點(diǎn)把電阻降到最小(在驅動(dòng)大負載時(shí)，這點(diǎn)特別重要)。
質(zhì)量保證
除了上述步驟和檢驗以外，在每個(gè)宏輸出到系統設計工程師之前，要對其進(jìn)行強化質(zhì)量保證分析。目前，EDA質(zhì)量保證工具正在形成之中，我們已經(jīng)開(kāi)發(fā)了很多專(zhuān)用檢驗工具。一級QA檢驗工具專(zhuān)用于較小面積的存儲器開(kāi)發(fā)，用該工具能確保Hspice關(guān)鍵路徑網(wǎng)表加載與全版圖LPE網(wǎng)表準確匹配。該工具還能分析整個(gè)LPE網(wǎng)表里的每個(gè)節點(diǎn)，并檢驗額外的驅動(dòng)輸出和偏移率，它檢測到節點(diǎn)上的多個(gè)驅動(dòng)器并找到易受電荷共享(特別是動(dòng)態(tài)節點(diǎn))和串擾影響的節點(diǎn)，然后要考慮耦合電容、驅動(dòng)強度、接收器的噪聲容限以及相鄰節點(diǎn)的數量。檢驗之后，設計工程師必須糾正或者調整上述檢驗中有問(wèn)題的節點(diǎn)。
我們采用一套特殊的DRC規則集對版圖進(jìn)行QA檢驗，該工藝找到具有阻性的連接點(diǎn)并檢查電源格的完整性以及超寬晶體管。典型的DRC規則無(wú)法檢查的阻性連接點(diǎn)或軟連接不會(huì )導致芯片的功能故障，但容易產(chǎn)生與頻率相關(guān)的問(wèn)題或穩定性故障。
為了滿(mǎn)足時(shí)序要求，設計工程師有時(shí)必須在噪聲容限和速度之間作出折衷。即便如此，所有電路都必須通過(guò)最小噪聲容限規則，否則當把存儲器嵌入到整個(gè)CPU后，就存在故障隱患。存儲器、比例邏輯(偽NMOS邏輯)和動(dòng)態(tài)邏輯門(mén)等電路都要經(jīng)過(guò)靜態(tài)和動(dòng)態(tài)噪聲容限分析。對于那些在同一裸片上參數不匹配的器件(如差分傳感放大器)，要通過(guò)蒙特卡洛Hspice分析，最后，存儲器單元和鎖存器要在所有P-V-T曲線(xiàn)上進(jìn)行可寫(xiě)性測試。
功率分配和電源格的完整性對宏的性能有顯著(zhù)影響。電壓IR降到Vdd，Vss上的電位抖動(dòng)對噪聲容限、時(shí)序甚至電路的功能有重要影響，隨著(zhù)電源電壓的降低和深亞微米特征尺寸Vts的減小，這個(gè)問(wèn)題甚至會(huì )惡化。在0.18微米工藝中，窄線(xiàn)距必然電流密度高，從而增加了出現電子遷移故障的可能性。因為電流和焦耳熱會(huì )造成互連線(xiàn)特性的逐步退化，通常在幾個(gè)月或幾年后就可能發(fā)生電子遷移故障，如果故障出現得太早，那么就有可能造成災難性的損失。
采用Synopsys公司的Powermill(Timemill的姊妹工具)仿真整個(gè)宏的電源，能按照放置的位置詳細描繪各子電路電源的電流圖，該電流圖和宏版圖的RC網(wǎng)表一起，輸入到分析電源總線(xiàn)IR壓降和電子遷移的工具中，該工具將指出任何有故障的線(xiàn)段或觸點(diǎn)/通孔，并允許設計工程師改進(jìn)總線(xiàn)，同時(shí)，輸出的版圖錯誤標識圖、輪廓圖、3D電流和電壓分布圖有助于進(jìn)一步分析。
事實(shí)上，不僅限于最高速和最小加工工藝，即使0.35微米以上的工藝和 100MHz以下的速度，也可以采用上述QA流程對噪聲容限、串擾、IR壓降或電子遷移相關(guān)的故障進(jìn)行檢測和分析。
本文總結
在外包嵌入式存儲器設計的時(shí)候，一般都有明確的交付日期。在設計初期，存儲器設計工程師必須向系統設計工程師提供底層規劃圖、關(guān)于重要邊界和引腳位置的布局和布線(xiàn)約束條件。用戶(hù)還希望用精確的HDL模型來(lái)消除系統中出現的小錯誤。然后，存儲器設計工程師必須提交一個(gè)配備延遲和競爭查尋表或方程的時(shí)序庫，從而方便客戶(hù)對整個(gè)芯片邏輯和時(shí)序進(jìn)行仿真。當前的拓撲圖有助于系統設計工程師對整個(gè)芯片的電源、IR壓降和電子遷移進(jìn)行分析。設計工具必須具備一個(gè)用于存儲器模塊測試的配備測試向量的測試基準以及足夠的文檔。最終設計結果是完整的版圖數據庫，可以作為存儲器模塊直接放置到系統芯片上，同時(shí)還要提供包括仿真、時(shí)序、驗證結果、設計細節、網(wǎng)表和電路圖在內的完整設計文件。
嵌入式存儲器在半導體芯片中的作用非常重要，它向整個(gè)芯片提供的可互用特性決定了整個(gè)芯片的效率、速度和性能。只有設計方法可靠，才能設計出優(yōu)良的存儲器。
嵌入式存儲器易受外部噪聲的影響，因而要求比傳統的片外存儲器更嚴格。存儲器的設計通常要與整個(gè)芯片并行開(kāi)始，所以工程師必須學(xué)會(huì )預測和實(shí)現精確的灰盒存儲器模型。
要保證嵌入式存儲器的質(zhì)量，必須建立嚴格的設計標準，設計工程師在設計過(guò)程中，不僅要善于創(chuàng )新，還要堅持采用嚴格的設計方法和質(zhì)量保證工具，只有這樣才能取得設計的成功。
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