DDR 的 PCB布局及走線(xiàn)要求
加入技術(shù)交流群
1. 定義
本文引用地址：http://dyxdggzs.com/article/202505/470077.htmDDR：Double Date Rate 雙倍速率同步動(dòng)態(tài)隨機存儲器。
2. 阻抗控制要求
單端走線(xiàn)控制 50 歐姆，差分走線(xiàn)控制 100 歐姆
3. DDR 布局要求
通常，根據器件的擺放方式不同而選擇相應的拓撲結構。
A、DDR*1 片，一般采用點(diǎn)對點(diǎn)的布局方式，靠近主控，相對飛線(xiàn) Bank 對稱(chēng)。間距可以按照是實(shí)際要求進(jìn)行調整，推薦間距為 500-800mil。
B、DDR*2 片，布局相對主控飛線(xiàn) Bank 對稱(chēng)，常采用 T 型拓撲結構， 推薦間距如下：
等長(cháng)要求 L1+L2=L1+L3
C、DDR*4 片，以下列出了常用的 4 片 DDR 布局拓撲結構。
針對于 DDR2，這些拓撲結構都是能適用的，只是有少許的差別。
若PCB布線(xiàn)空間允許，Address/Command、Control、CLK，應優(yōu)先采用單純的“T”型拓撲結構，并盡可能縮短分支線(xiàn)長(cháng)度，如上面拓撲結構的B圖所示。
等長(cháng)要求 L1+L2+L6=L1+L2+L7=L1+L3+L4=L1+L3+L5
然而，菊花鏈式拓撲結構被證明在 SI 方面是具有優(yōu)勢的。對于 DDR3 的設計， 特別是在 1600 Mbps 時(shí)，則一般采用 D 所示菊花鏈拓撲結構進(jìn)行設計。
PCB 布線(xiàn)空間有限的，可以采用“T”型拓撲和菊蓮拓撲混合的結構，如下圖所示：
混合拓撲結構中“T”型拓撲的要求與兩片DDR2/3 相同。
等長(cháng)要求 L1+L3+L2=L1+L4+L5
4. 信號分組以及走線(xiàn)要求（以下以4片DDR3設計進(jìn)行說(shuō)明）
A、32條數據線(xiàn)（DATA0-DATA31）、4條DATAMASKS（DQM0-DQM3）, 4對DATASTROBES差分線(xiàn)（DQS0P/ DQS0M—DQS3P/DQS3M）
這36條線(xiàn)和4對差分線(xiàn)分為四組：
再將剩下的信號線(xiàn)分為三類(lèi)：
Address/Command 、Control與CLK歸為一組，因為它們都是以CLK的下降沿由DDR控制器輸出，DDR顆粒由CLK 的上升沿鎖存Address/Command、Control 總線(xiàn)上的狀態(tài)，所以需要嚴格控制CLK 與Address/Command、Control 之間的時(shí)序關(guān)系，確保DDR顆粒能夠獲得足夠的、最佳的建立/保持時(shí)間。
B、誤差控制，差分對對內誤差盡量控制在5mil以?xún)?；數據線(xiàn)組內誤差盡量控制在+-25mil以?xún)?，組間誤差盡量控制在+-50mil以?xún)取?/span>
Address/Command 、Control全部參照時(shí)鐘進(jìn)行等長(cháng)，誤差盡量控制在+-100mil 以?xún)取?/span>
C、數據線(xiàn)之間間距要滿(mǎn)足3W原則，控制線(xiàn)、地址線(xiàn)必要時(shí)可稍微放寬到2W~3W， 其他走線(xiàn)離時(shí)鐘線(xiàn)20mil或至少3W以上的間距，以減小信號傳輸的串擾問(wèn)題。
D、VERF電容需靠近管腳放置，VREF走線(xiàn)盡量短，且與任何數據線(xiàn)分開(kāi)，保證其不受干擾（特別注意相鄰上下層的串擾），推薦走線(xiàn)寬度>=15mil。
E、DDR設計區域，這個(gè)區域請保障完整的參考平面，如下方圖片所示：
評論