FPGA內部自復位電路設計方案

1、定義

　　復位信號是一個(gè)脈沖信號，它會(huì )使設計的電路進(jìn)入設定的初始化狀態(tài)，一般它作用于寄存器，使寄存器初始化為設定值；其脈沖有效時(shí)間長(cháng)度必須大于信號到達寄存器的時(shí)延，這樣才有可能保證復位的可靠性。

　　下面將討論FPGA/CPLD的復位電路設計。

　　2、分類(lèi)及不同復位設計的影響

　　根據電路設計，復位可分為異步復位和同步復位。

　　對于異步復位，電路對復位信號是電平敏感的，如果復位信號受到干擾，如出現短暫的脈沖跳變，電路就會(huì )部分或全部被恢復為初始狀態(tài)，這是我們不愿看到的。因此，異步復位信號是一個(gè)關(guān)鍵信號，在電路設計時(shí)，如PCB Layout需要對其優(yōu)先考慮和作特別保護，避免信號線(xiàn)出現的干擾產(chǎn)生非期望的復位。

　　對于同步復位，電路在時(shí)鐘信號下對復位信號進(jìn)行采樣，復位信號只在時(shí)鐘的跳變沿（邊沿）有效；如果復位信號受到干擾，只要該干擾脈沖不出現在時(shí)鐘的跳變沿，或者脈沖能量不足以使時(shí)鐘采樣到有效的信號，電路就不會(huì )被異常復位，這樣可有效降低信號線(xiàn)上出現毛刺等干擾信號所產(chǎn)生誤復位操作的概率，提高了電路的抗干擾能力。

　　在FPGA/CPLD設計中，如果復位信號是通過(guò)組合邏輯產(chǎn)生的，我們在仿真的時(shí)候經(jīng)?？梢钥吹?，由于組合邏輯的競爭冒險產(chǎn)生的毛刺，會(huì )導致采用異步復位設計的電路被誤復位；因此在設計當中要對異步復位信號進(jìn)行同步化處理，避免誤操作產(chǎn)生。

　　具體的做法是：設計一個(gè)專(zhuān)門(mén)的復位模塊，它對復位信號（記為R）進(jìn)行同步化處理，產(chǎn)生新的復位信號（記為RS），這個(gè)RS信號可作為其他模塊的復位輸入信號；而其他模塊的電路可全部采用異步復位的設計方式；這樣的設計對復位信號進(jìn)行統一處理，可根據需要調整，相對靈活，需要注意的是，要盡量降低時(shí)鐘邊沿與復位信號R失效時(shí)刻的亞穩態(tài)出現概率。

　　在實(shí)際的FPGA/CPLD應用當中，會(huì )出現沒(méi)有外部復位信號的情景，而FPGA/CPLD的時(shí)序設計又需要一個(gè)復位信號來(lái)使內部的寄存器初始化為設定的狀態(tài)，這時(shí)候就需要通過(guò)內部邏輯產(chǎn)生一個(gè)內部復位信號。

　　3、FPGA內部自復位方法

　　內部自復位信號是器件上電后僅產(chǎn)生的信號，之后一直保持無(wú)效至器件掉電。這種性信號，產(chǎn)生它的數字電路自身需要一個(gè)初始的確定狀態(tài)，并且需要上電后就處于該種狀態(tài)；對于FPGA來(lái)說(shuō)，其內部寄存器在上電后的狀態(tài)是不確定的，即無(wú)法預期的，因此利用寄存器的狀態(tài)來(lái)產(chǎn)生復位信號，不是那么可靠；但我們可以考慮FPGA的其他資源，一般FPGA內部都有RAM資源，這些RAM都可以被配置數據初始化的，也就是說(shuō)當FPGA上電配置完成后，被初始化的RAM的數據內容是確定的。利用這個(gè)特點(diǎn)，我們就可以設計可靠的內部自復位信號。

　　下面給出實(shí)現方法：

　　1）配置一個(gè)數據長(cháng)度為1位，地址長(cháng)度為n位，且全部初始化為1的單口RAM；

　　2）設計一個(gè)針對該單口RAM的讀寫(xiě)模塊，其內部維護一個(gè)n位讀指針rp和一個(gè)n位寫(xiě)指針wp，rp在每個(gè)時(shí)鐘節拍將其值賦給wp后并加1，保證rp于wp，將單口RAM的輸出數據作為復位信號，另外RAM的輸入數據固定為0；這樣RAM數據被先讀出，然后被置為0，因此上電配置完成后經(jīng)過(guò)2n個(gè)時(shí)鐘節拍，RAM的數據從全1變成全0，從而實(shí)現性脈沖信號的產(chǎn)生。另外，通過(guò)控制地址長(cháng)度n或時(shí)鐘頻率，就可得到所需的脈沖寬度。

　　4、結語(yǔ)

　　復位信號是時(shí)序電路設計的基本信號，雖然只是一個(gè)脈沖信號，但要使設計的電路可靠地工作，復位信號也是一個(gè)需認真對待的因素。