用FPGA做正交解碼

FPGA非常適合用邏輯來(lái)實(shí)現正交解碼的功能。

正交信號是兩個(gè)相位差為90度的信號。它們在機械系統中用于確定軸的運動(dòng)（或旋轉）。

這是一個(gè)向前移動(dòng)幾步的軸。

如果對脈沖計數，則可以說(shuō)軸移動(dòng)了3步。
如果計算邊緣，則可以說(shuō)軸移動(dòng)了12步。這就是我們在此頁(yè)面上所做的。

現在，軸向后移動(dòng)了相同的量。

因此，想法是通過(guò)查看邊緣和水平，我們可以確定運動(dòng)的方向和距離。
這是一個(gè)示例，其中軸向前移動(dòng)10步，然后向后移動(dòng)7步。

• 在機械手軸中，用于反饋控制。
• 用旋鈕確定用戶(hù)輸入。
• 在電腦鼠標中，確定運動(dòng)方向。

如果您打開(kāi)機械鼠標，則會(huì )看到以下內容。

有兩個(gè)光學(xué)正交編碼器，每個(gè)編碼器由開(kāi)槽輪，光發(fā)射器和一對光電探測器制成。
鼠標包括負責正交解碼和串行/ PS2接口的IC。由于創(chuàng )建正交解碼器（在FPGA中）比串行或PS2接口要容易得多，因此我們修改了鼠標，并用四緩沖器施密特觸發(fā)器輸入IC替換了原始IC。

我們使用CD4093，每個(gè)NAND門(mén)的輸入連接在一起形成反相器。
現在，鼠標輸出正交編碼信號！

我們要實(shí)現一個(gè)根據正交信號遞增或遞減的計數器。我們假設有一個(gè)比正交信號快的“過(guò)采樣時(shí)鐘”（在此頁(yè)面中稱(chēng)為“ clk”）。
控制計數器的硬件電路非常簡(jiǎn)單。

這是軸向前移動(dòng)的波形，計數器會(huì )遞增。

該電路有時(shí)稱(chēng)為“ 4x解碼器”，因為它會(huì )計算正交輸入的所有躍遷。
在verilog HDL中，這為我們提供了：

module quad(clk, quadA, quadB, count);
input clk, quadA, quadB;
output [7:0] count; 
reg quadA_delayed, quadB_delayed;
always @(posedge clk) quadA_delayed <= quadA;
always @(posedge clk) quadB_delayed <= quadB; 
wire count_enable = quadA ^ quadA_delayed ^ quadB ^ quadB_delayed;
wire count_direction = quadA ^ quadB_delayed; 
reg [7:0] count;
always @(posedge clk)begin
  if(count_enable)
  begin
    if(count_direction) count<=count+1; 
    else count<=count-1;
  endend endmodule

先前的電路假定“ quadX”輸入與“ clk”時(shí)鐘同步。在大多數情況下，“ quadX”信號與FPGA時(shí)鐘不同步。經(jīng)典解決方案是每個(gè)輸入使用2個(gè)額外的D觸發(fā)器，以避免將亞穩性引入計數器。

module quad(clk, quadA, quadB, count);
input clk, quadA, quadB;
output [7:0] count; 
reg [2:0] quadA_delayed, quadB_delayed;
always @(posedge clk) quadA_delayed <= {quadA_delayed[1:0], quadA};
always @(posedge clk) quadB_delayed <= {quadB_delayed[1:0], quadB}; 
wire count_enable = quadA_delayed[1] ^ quadA_delayed[2] ^ quadB_delayed[1] ^ quadB_delayed[2];
wire count_direction = quadA_delayed[1] ^ quadB_delayed[2]; 
reg [7:0] count;
always @(posedge clk)begin
  if(count_enable)
  begin
    if(count_direction) count<=count+1; 
    else count<=count-1;
  endend endmodule

總之，創(chuàng )建正交解碼器/計數器所需的硬件很少。FPGA可以容納多個(gè)軸，因此可以同時(shí)跟蹤多個(gè)軸。