“燃燈者”芯耀輝: 推動(dòng)國內高速Chiplet接口IP不斷破局

今年3月24日，94歲的戈登·摩爾在夏威夷家中與世長(cháng)辭——這恰似一個(gè)時(shí)代的隱喻：“摩爾定律”是否也正在和摩爾先生一起離我們遠去？

毋庸置疑的是，與“摩爾定律”緊密相關(guān)單芯片晶體管數量和工藝幾何尺寸演進(jìn)正在迎來(lái)一個(gè)“奇點(diǎn)時(shí)刻”。與此同時(shí)，終端應用的高算力需求依然在不斷推高單芯片Die尺寸，在光罩墻的物理性制約之下，眾多芯片設計廠(chǎng)商在芯片工藝與良率的流片成本以及嚴苛的上市時(shí)間的平衡度上正在遭遇越來(lái)越嚴峻的挑戰。

幾十年來(lái)，半導體產(chǎn)業(yè)的發(fā)展史一直遵循著(zhù)“奧卡姆剃刀”哲學(xué)理念，從設計到制造的整個(gè)流程都需要避免“重復造輪子”的無(wú)用功。業(yè)界呼喚重復設計再利用以提高芯片研發(fā)效率，剔除無(wú)效的設計成本冗余，催生了IP模塊的興起。當下，面對摩爾定律趨近極限的施壓，3DIC Chiplet先進(jìn)封裝異構系統集成越來(lái)越成為產(chǎn)業(yè)界討論的焦點(diǎn)。這種創(chuàng )新的系統不僅在Chiplet的設計、封裝、制造、應用等方面帶來(lái)了許多突破，也為一眾高速Chiplet接口IP供應商打開(kāi)了一扇窗。一時(shí)間Chiplet技術(shù)被廣泛視為延續摩爾定律生命力之有求必應的“阿拉丁神燈”。芯耀輝科技有限公司（以下簡(jiǎn)稱(chēng)“芯耀輝”）即是該“神燈”的“燃燈者”之一，為接口IP的關(guān)鍵作用提供了有力的支持。

作為國內少數擁有完整D2D和C2C IP解決方案的供應商，經(jīng)過(guò)近三年時(shí)間的不懈努力，已在國內率先完成了多個(gè)行業(yè)最高標準的接口IP自主研發(fā)，并獲得頭部客戶(hù)的采用。

善戰者求之于勢，勢隨人為。芯耀輝的發(fā)展之路是多維度和立體的，無(wú)論是在“自上而下”的頂層設計，即接口標準制定的參與上，還是在“自下而上”的技術(shù)落地實(shí)踐，應對接口IP各種嚴酷挑戰的前沿探索上，始終保持著(zhù)高度的專(zhuān)業(yè)性，在產(chǎn)品的可靠性方面全心致力于為客戶(hù)提供最佳技術(shù)支持。

一流企業(yè)做標準：芯耀輝不斷推動(dòng)國內CCITA標準產(chǎn)業(yè)化

Chiplet的原理是把芯片切分成不同的小芯片并加以互聯(lián)。理想狀態(tài)下，多顆芯粒之間的互聯(lián)效率需要和單顆芯片內部的互連效率不相上下，這就需要將芯片內部總線(xiàn)的互聯(lián)系統“移植”拷貝到片間互聯(lián)，于是，片間接口可謂重任在肩。對片間高速互聯(lián)嚴苛標準和龐大需求，刺激著(zhù)接口IP市場(chǎng)的火爆發(fā)展。曾接受過(guò)“集微訪(fǎng)談”專(zhuān)訪(fǎng)，年度“Design IP Report”權威榜單主筆人Eric Esteve向業(yè)內展示的最新數據顯示，過(guò)去5年間接口IP在眾多IP類(lèi)別的市場(chǎng)占比從18%增長(cháng)到了25%，去年USB、PCIe、DDR等前五大接口類(lèi)別的市場(chǎng)營(yíng)收為14.4億美元，未來(lái)五年將會(huì )有翻倍的增長(cháng)。Esteve還向愛(ài)集微透露：“我們對未來(lái)高速I(mǎi)P接口的市場(chǎng)預測很有信心，誤差率從未大過(guò)5%?！?/span>

群雄逐鹿，技高者得之。雖然行業(yè)對Chiplet技術(shù)在芯片領(lǐng)域協(xié)同生態(tài)的討論有著(zhù)十幾年的嚴肅討論，但真正商用落地的歷史并不長(cháng)，芯耀輝董事長(cháng)曾克強曾做出判斷，Chiplet技術(shù)推動(dòng)產(chǎn)業(yè)鏈的整體變革需要經(jīng)過(guò)早期、成長(cháng)期和成熟期三個(gè)階段。

早期階段即芯片分拆和與之對應的先進(jìn)封裝定義協(xié)議的“散裝化”階段，統一的標準亟待理清和確定；成長(cháng)期則是Chiplet芯片部分單元在工藝上進(jìn)行迭代并尋找最優(yōu)解的階段，這時(shí)，工藝和互聯(lián)標準也在快速逐步成型和統一；曾克強預計，到2027年左右Chiplet生態(tài)才會(huì )真正進(jìn)入“IP硬化時(shí)代”，彼時(shí)會(huì )誕生一批針對Chiplet技術(shù)應運而生的Fabless公司，有源基板供應商、支持集成Chiplet的EDA公司等等，圍繞Chiplet產(chǎn)業(yè)的IP生態(tài)圈將會(huì )更加立體和豐滿(mǎn)，相關(guān)上下游供應商的協(xié)同性也會(huì )更加系統化。

近年來(lái)，國際上的主流Chiplet D2D協(xié)議標準逐漸收斂集中為XSR、BOW、OpenHBI、UCIe等四種。如果我們以帶寬密度、能效比、走線(xiàn)間距、延遲和誤碼率這五大維度綜合評定這幾種標準的優(yōu)劣，就會(huì )發(fā)現UCIe以較好的帶寬、能效和延遲組合，在產(chǎn)業(yè)界的接受度方面逐漸勝出，它可以定義邏輯 PHY、訓練機制、初始化序列、邊帶和鏈路控制，并且可以重用和繼承成熟的UCIe和CXL生態(tài)系統，得到了眾多設計公司、晶圓廠(chǎng)和封裝廠(chǎng)的推崇和支持。

但UCIe對IP實(shí)現和封裝工藝有更高的要求，并且由于一些客觀(guān)原因，如中外工藝代差和國際大廠(chǎng)標準割裂等，亟需標準本土化的落地。因此，適合國內產(chǎn)業(yè)鏈及需求的互聯(lián)標準CCITA標準應時(shí)而生——2022年10月，芯耀輝承接國家科技部重點(diǎn)研發(fā)專(zhuān)項，作為國家隊成員著(zhù)力推動(dòng)國內Chiplet標準CCITA產(chǎn)業(yè)化。該標準定義了并口和串口，與UCIe保持兼容，同時(shí)在封裝環(huán)節上，CCITA的Chiplet標準也主要采用國內可實(shí)現的技術(shù)，充分考慮了國內現實(shí)應用以及實(shí)際的封裝生產(chǎn)能力。

UCIe的國際主流化和本土化CCITA標準的應勢而行，此過(guò)程讓國內頭部接口IP廠(chǎng)商意識到國內環(huán)境和生態(tài)制訂自有標準的重要性。純粹的技術(shù)標準只是懸空的樓閣，還需要技術(shù)與商業(yè)模式的緊密結合才能探索出一條商用落地的可行之路，芯耀輝憑借在接口IP相關(guān)技術(shù)領(lǐng)域的深厚積累，在深度參與制訂CCITA協(xié)議的同時(shí)，也在同步開(kāi)發(fā)相關(guān)產(chǎn)品。

芯耀輝的武器庫：從容應對高速Chiplet接口IP諸多挑戰

如前所述，傳統單片集成的SoC因其統一制程之故，芯片上不同的功能模塊需要同步進(jìn)行迭代，導致芯片開(kāi)發(fā)時(shí)間長(cháng)且缺陷數量多。Chiplet技術(shù)可以實(shí)現功能切分，將制程差異化且部分單元工藝做選擇性迭代，可以加速產(chǎn)品的上市周期，減少重新流片和封裝的次數，進(jìn)而降低了芯片企業(yè)資金投入成本和研制風(fēng)險。換言之，Chiplet可以對芯片上部分單元在工藝上進(jìn)行最優(yōu)迭代，針對不同功能選擇最合適的工藝制程，在這種范導性技術(shù)路線(xiàn)的指引下，延伸出了同構（聚合系統）和異構（分割系統）兩種商用實(shí)地用例。

“同構”通過(guò)高速接口IP的實(shí)現和先進(jìn)封裝，以相同的Die設計實(shí)現計算能力的擴展，適用于CPU、TPU、AI SoC等低延遲和低誤碼率的應用場(chǎng)景；而“異構”則是將芯片的功能做差異化的拆分，做到“異”和“構”的有機結合——負責高算力和性能的先進(jìn)工藝的Die和負責特色功能的成熟制程的Die被封裝在一起。這兩種最典型的實(shí)用案例可以通過(guò)AMD服務(wù)器CPU Epyc系列具體而微地得到展現。

第一代AMD EYPC利用同構的方法聚合了4個(gè)設計原理相同的Die，4個(gè)Die均采用了7nm制程，通過(guò)多個(gè)Die的互聯(lián)構建了可擴展系統，在降低單一芯片的復雜性的同時(shí)提高了計算能力和制造成功率；而在第二代EYPC將芯片功能拆分為CCD運算Die（Compute Core Die）和IO Die，前者負責高性能計算，后者負責特定功能，實(shí)現了不同先進(jìn)、成熟工藝芯片的巧妙融合。

高速接口和先進(jìn)封裝雙軌并驅?zhuān)活w大芯片通過(guò)同構或者異構的方法論融合了多個(gè)Die，實(shí)現了算力的擴展，也對接口的可移植性、標準化、兼容性，以及低延時(shí)和低誤碼率提出了更高的要求。以AMD和聯(lián)發(fā)科為代表的Chiplet技術(shù)先鋒派，勢必會(huì )帶動(dòng)高速接口IP供應商和封測廠(chǎng)的進(jìn)一步協(xié)同發(fā)展。

雖然說(shuō)Chiplet技術(shù)已成為半導體產(chǎn)業(yè)在摩爾定律逐漸減緩下的共識性選擇，但時(shí)至今日，它依然面臨著(zhù)諸多挑戰。以芯耀輝為代表的高速I(mǎi)P接口供應商認識到，Chiplet并非一個(gè)獨立的技術(shù)點(diǎn)，而是一個(gè)復雜的綜合技術(shù)體系，需要整個(gè)產(chǎn)業(yè)鏈各方面的共同努力，這項技術(shù)的持續推進(jìn)有賴(lài)于整個(gè)產(chǎn)業(yè)鏈的協(xié)同發(fā)展。

芯耀輝董事長(cháng)曾克強在采訪(fǎng)時(shí)表示，Chiplet發(fā)展的挑戰，可以歸納為微電子層面上的純技術(shù)挑戰，以及生態(tài)系統的挑戰兩個(gè)維度。首先，Chiplet本身整合要求高密度、大帶寬布線(xiàn)的先進(jìn)封裝技術(shù)，其中涉及到多個(gè)Chiplet之間的布線(xiàn)數量和封裝材料升級，會(huì )造成材料數量種類(lèi)提升造成的物料不匹配問(wèn)題等等，純技術(shù)挑戰還包括了片間的D2D傳輸，要求面積小，功耗低高帶寬的高速接口設計，同時(shí)業(yè)界也需要建立一個(gè)標準化的規范以解決不同芯片之間的通信困難問(wèn)題等等。

第二個(gè)大的挑戰和設計方法及系統架構硬相關(guān)，Chiplet所帶來(lái)的系統分割設計，所對應的是將完整的大系統劃分為多個(gè)Chiplet的設計驗證過(guò)程和方法，這需要與EDA工具的協(xié)同工作，同時(shí)也需要完整的設計方法學(xué)，以確保拆分的有效性。

哲人有諺：密涅瓦的貓頭鷹只有在黃昏后才會(huì )起飛。產(chǎn)業(yè)競爭并不總是一個(gè)從基礎研究向產(chǎn)業(yè)化順序展開(kāi)的進(jìn)程，強大的下游產(chǎn)業(yè)化能力，往往也會(huì )反向影響基礎技術(shù)路線(xiàn)的走向。多種技術(shù)因素讓客戶(hù)有了在權衡D2D和C2C技術(shù)路線(xiàn)時(shí)會(huì )有具象化的參照系，如芯片系統性能需求（如延遲、能耗、總帶寬等）、芯片物理實(shí)現限制（如芯片面寬、bump pitch）以及封裝選擇和設計限制（如封裝層數、封裝厚度、線(xiàn)寬線(xiàn)距等）。

芯耀輝作為國內領(lǐng)先的先進(jìn)接口IP供應商，具備完整的D2D（Die to Die）和C2C（Chip to Chip）解決方案。在Chiplet技術(shù)框架下，芯耀輝提供了能夠滿(mǎn)足不同封裝、互連和應用需求的多維度，全方位的解決方案，不斷滿(mǎn)足客戶(hù)對最佳性能和靈活性的需求，具體到Chiplet D2D解決方案，無(wú)論是長(cháng)距離的互連、超短距離的高速通信，還是不同封裝層次的需求，芯耀輝均可精準匹配用戶(hù)應用場(chǎng)景。

在中長(cháng)距離互聯(lián)方面，芯耀輝可提供針對長(cháng)距離的PCB和芯片之間、芯片與芯片之間的互連而設計的“l(fā)ong range”解決方案，在超短距離高速互連方面，芯耀輝的112G的XSR（Chiplet間超短距離互連）解決方案可獨當一面，它在芯片與芯片之間的緊密互連中有著(zhù)出色的表現。尤其值得一提的是，芯耀輝的D2D UCIe產(chǎn)品已經(jīng)實(shí)現了迭代，從UCIe 8G演進(jìn)到了UCIe 16G，能夠在各種先進(jìn)封裝中展現出色的性能，它支持RISC-V MCU Based Firmware training架構，可獨立完成PHY的初始化、參數協(xié)商和training以及ATE測試，支持周期性的PVT補償及校準機制，同時(shí)該解決方案還具有優(yōu)化的通道面寬架構，可以適配多種封裝形式和高密度Die間走線(xiàn)。

并非單點(diǎn)突破，芯耀輝在高速接口IP領(lǐng)域的全局性視角

從技術(shù)、市場(chǎng)、用戶(hù)、創(chuàng )新等諸多復雜的要素中，我們可以一窺芯耀輝對Chiplet接口IP研發(fā)哲學(xué)的整體性方法論和多維立體性視角。具體來(lái)講，這種視角可以從芯片設計、系統設計和生產(chǎn)測試三個(gè)維度加以表達。

打造一系列有競爭力的Chiplet 接口IP解決方案，必須把Chiplet技術(shù)理解為一個(gè)完整的系統設計。芯耀輝除了PHY IP外，解決方案還包括PHY、控制器和將PHY及控制器集成在一起的子系統。同時(shí)，芯耀輝還提供Interposer設計、封裝設計、PCB設計和3D封裝仿真等技術(shù)支持，以及完整的測試方案，多方位支撐客戶(hù)Chiplet產(chǎn)品的高效運行，實(shí)現高性能、低功耗、低延遲，幫助不同的客戶(hù)都能得到適合自己的最佳PPA的需求。

為了加快客戶(hù)芯片上市時(shí)間和一次流片成功率，芯耀輝并沒(méi)有將Chiplet技術(shù)挑戰性推向系統設計和生產(chǎn)測試以適應IP，而是“逆流而上”，在IP設計的源頭就來(lái)解決這些挑戰。我們可以從企業(yè)應對Chiplet D2D先進(jìn)封裝時(shí)如何保證信號完整性、電源完整性的應對之策，以及KGD測試環(huán)節中以點(diǎn)帶面地理解芯耀輝對IP技術(shù)knowhow的掌握度。

D2D封裝對信號完整性的要求更為緊迫，此過(guò)程中為了連接各個(gè)芯片單元，不得不通過(guò)眾多Via來(lái)穿越深層封裝的線(xiàn)路，帶來(lái)了較為嚴重的信號crosstalk（串擾）問(wèn)題，從而可能導致數據的失真和錯誤。芯耀輝建立了發(fā)射器、接收器、通道綜合模型，模擬真實(shí)通道的頻率響應。這有助于更好地將頻率響應參數應用于Chiplet模型，有望為解決這一問(wèn)題帶來(lái)重要價(jià)值；與信號完整性有著(zhù)密切關(guān)聯(lián)的是電源的完整性，芯耀輝以on-die-cap（ODC）這一在高速接口設計中扮演關(guān)鍵角色的元件作為切入口，通過(guò)巧妙的電源鏈路設計和對ODC的優(yōu)化運用，確保了對整個(gè)系統的穩定運行，為客戶(hù)提供了完整的支持和服務(wù)。

此外，為了保證客戶(hù)的時(shí)序收斂，芯耀輝的“硬核技術(shù)”還包括了對KGD(Know Good Die)測試的融合。先進(jìn)封裝體系下多Die互聯(lián)，沒(méi)法像常規芯片一樣放探針來(lái)確定里面的Die是否正常工作或者D2D互聯(lián)是否出現短路，芯耀輝的PHY提供了豐富的D2D KGD測試功能，與ATE供應商實(shí)現了高質(zhì)量共頻聯(lián)動(dòng)，優(yōu)化了芯片的流片成本，著(zhù)重于客戶(hù)的一次性量產(chǎn)需求，加速了產(chǎn)品上市時(shí)間。

賦能產(chǎn)業(yè)數字化，芯耀輝ESG的多維展現

高端半導體IP和EDA工具是銜接集成電路設計、制造和封測的關(guān)鍵紐帶，同時(shí)也是數字產(chǎn)業(yè)化倒金字塔的“底座”，半導體IP產(chǎn)業(yè)以幾十億美元的全球產(chǎn)值撬動(dòng)的是金字塔頂端數萬(wàn)億級別的數字經(jīng)濟。三年多以來(lái)，芯耀輝打造了一系列全面的國產(chǎn)先進(jìn)工藝完成IP解決方案，在高性能計算、人工智能、5G、物聯(lián)網(wǎng)、消費電子等多個(gè)領(lǐng)域都能提供一站式接口IP解決方案，賦能各個(gè)領(lǐng)域SoC國產(chǎn)浪潮和數字化。尤其值得一提的是，自今年6月起，芯耀輝已連續獲得由SGS頒發(fā)的ISO 26262:2018 ASIL D車(chē)規級功能安全流程認證以及MIPI CDPHY TX、MIPI CDPHY RX和PCIe 3 PHY的功能安全產(chǎn)品認證證書(shū)，是國內唯一能夠提供符合車(chē)規認證標準的國產(chǎn)接口IP廠(chǎng)商，在助力車(chē)規級IP上車(chē)方面，芯耀輝的每一次突破都代表了國內該賽道的“鑿空之舉”。

自2020年6月芯耀輝成立以來(lái)，從產(chǎn)品研發(fā)、標準制定等等，每一次里程碑式的大事記，既是企業(yè)ESG的自身呈現，也是更宏觀(guān)視野下的國產(chǎn)半導體IP企業(yè)具體鮮活的微觀(guān)史。如前所述，芯耀輝判斷，在Chiplet生態(tài)發(fā)展的高級階段，IP供應商須面臨著(zhù)重要的角色轉變——有潛力演變?yōu)镃hiplet供應商，不但需具備高端芯片的設計能力，還要有多品類(lèi)的IP布局和平臺化的運作能力。為了符合IP產(chǎn)業(yè)核心競爭力的內在要求，芯耀輝朝著(zhù)這一方向布局未來(lái)不斷突破，這也是芯耀輝ESG秉承多維發(fā)展之路，作為Chiplet技術(shù)之“燃燈者”的題中之義。